公开(公告)号：WO2009029097A1

公开(公告)日：2009-03-05

申请号：PCT/US2007/077083

申请日：2007-08-29

Applicant: AGERE SYSTEMS INC. ,  DUDECK, Dennis, E. ,  EVANS, Donald, Albert ,  PHAM, Hai, Quang ,  WERNER, Wayne, E. ,  WOZNIAK, Ronald, James

Inventor： DUDECK, Dennis, E. ,  EVANS, Donald, Albert ,  PHAM, Hai, Quang ,  WERNER, Wayne, E. ,  WOZNIAK, Ronald, James

IPC: G11C7/06 ,  G11C7/02

CPC classification number: G11C7/065 ,  G11C7/02 ,  G11C29/026 ,  G11C29/83

Abstract: A sense amplifier includes a first sensing element and a second sensing element redundant to the first sensing element. The sense amplifier further comprises a switch circuit configured to switch between the first and second sensing elements when an offset of the sense amplifier is greater than a prescribed amount.

Abstract translation: 感测放大器包括第一感测元件和对第一感测元件冗余的第二感测元件。 读出放大器进一步包括开关电路，其被配置为当读出放大器的偏移大于规定量时在第一和第二感测元件之间切换。

公开(公告)号：WO2008014033A2

公开(公告)日：2008-01-31

申请号：PCT/US2007/068100

申请日：2007-05-03

Applicant: FREESCALE SEMICONDUCTOR INC. ,  CHOY, Jon S. ,  AKHTER, Tahmina

Inventor： CHOY, Jon S. ,  AKHTER, Tahmina

IPC: G11C5/14

CPC classification number: G11C29/02 ,  G11C7/04 ,  G11C7/062 ,  G11C7/14 ,  G11C16/28 ,  G11C29/021 ,  G11C29/026 ,  G11C29/028 ,  G11C2207/063

Abstract: A memory (12) includes a plurality of memory cells (12), a sense amplifier (18) coupled to at least one of the plurality of memory cells, a temperature dependent current generator (26) comprising a plurality of selectable temperature dependent current sources (52-62) for generating a temperature dependent current, a temperature independent current generator (28) comprising a plurality of selectable temperature independent current sources (70, 72, 74) for generating a temperature independent current, and a summer (30) coupled to the temperature dependent current generator (26) and the temperature independent current generator (28) for combining the temperature dependent current and the temperature independent current to generate a reference current for use by the sense amplifier (18). A temperature coefficient of the reference current is approximately a same as a temperature coefficient of a memory cell current of at least one of the plurality of memory cells.

Abstract translation: 存储器（12）包括多个存储器单元（12），耦合到所述多个存储器单元中的至少一个存储器单元的读出放大器（18），温度依赖性电流发生器（26），所述温度依赖性电流发生器 用于产生温度依赖电流的多个可选择温度依赖电流源（52-62），包括多个可选择温度独立电流源（70,72,74）的独立于温度的电流发生器（28），用于产生温度独立电流 ，以及耦合到温度依赖电流发生器（26）和温度独立电流发生器（28）的加法器（30），用于组合温度依赖电流和温度独立电流以生成供读出放大器（18）使用的参考电流 ）。 参考电流的温度系数与多个存储器单元中的至少一个存储器单元的存储器单元电流的温度系数大致相同。

公开(公告)号：WO2007110926A1

公开(公告)日：2007-10-04

申请号：PCT/JP2006/306266

申请日：2006-03-28

Applicant: 富士通株式会社 ,  小林 広之

Inventor： 小林 広之

IPC: G11C29/44 ,  G11C29/12

CPC classification number: G11C29/44 ,  G11C11/401 ,  G11C29/026 ,  G11C29/1201 ,  G11C29/50 ,  G11C29/78

Abstract: A cell array comprises a word line and a bit line which are connected to a memory cell, and a redundant word line and a redundant bit line which are connected to a redundant memory cell. A reading section reads data held in the memory cell. A defect detecting input section receives a defect detecting signal from a test device. A dummy defect output section outputs a dummy defect signal during a predetermined period of time after the defect detecting input section receives the defect detecting signal. A data output section inverts the logic of the read data outputted from a reading circuit while the dummy defect signal is activated. This enables generation of a pseudo defect by means of a semiconductor memory without changing any test device or test program. More specifically, a single bit defect can be replaced by a predetermined bit line defect or word line defect without changing any testing environment. As a result, the efficiency of the remedy can be improved to reduce the cost of the test.

Abstract translation: 单元阵列包括连接到存储单元的字线和位线，以及连接到冗余存储单元的冗余字线和冗余位线。 读取部分读取存储单元中保存的数据。 缺陷检测输入部从受检装置接收缺陷检测信号。 虚设缺陷输出部在缺陷检测输入部接收到缺陷检测信号之后的预定时间段期间输出虚拟缺陷信号。 当虚拟缺陷信号被激活时，数据输出部分反转从读取电路输出的读取数据的逻辑。 这使得能够通过半导体存储器产生伪缺陷而不改变任何测试装置或测试程序。 更具体地，单位缺陷可以由预定位线缺陷或字线缺陷代替，而不改变任何测试环境。 因此，可以提高补救的效率，以降低测试成本。

公开(公告)号：WO1998014956A1

公开(公告)日：1998-04-09

申请号：PCT/US1997017635

申请日：1997-09-29

Applicant: ADVANCED MICRO DEVICES, INC.

Inventor： ADVANCED MICRO DEVICES, INC. ,  WENDELL, Dennis, L.

IPC: G11C29/00

CPC classification number: G11C29/026 ,  G11C7/065 ,  G11C7/1006 ,  G11C7/12 ,  G11C7/22 ,  G11C8/08 ,  G11C8/14 ,  G11C11/401 ,  G11C11/4087 ,  G11C11/41 ,  G11C11/412 ,  G11C11/418 ,  G11C16/04 ,  G11C17/14 ,  G11C29/02 ,  G11C29/021 ,  G11C29/025 ,  G11C29/028 ,  G11C29/18 ,  G11C29/32 ,  G11C29/50 ,  G11C29/50004 ,  G11C29/50012 ,  G11C29/50016 ,  G11C2029/5004 ,  G11C2029/5006 ,  H03K3/356156 ,  H03K5/13 ,  H03K2005/00019 ,  H03K2005/00071 ,  H03L7/08 ,  H03L7/0995

Abstract: A memory array test and characterization capability is disclosed which allows DC characterization of the memory cells, the bit lines, and the sense amplifiers. A row decoder is provided which includes a static wordline select signal to disable self-resetting logic within the row decoder and allow the word line to remain active for a user-controlled length of time. An analog wordline drive capability allows the active wordline to be driven to a user-controllable analog level. Direct access to a pair of bitlines is provided by a multiplexer which is statically decoded to couple a pair of isolated terminals to the respective bitlines within the decoded column. This allows DC voltage levels to be impressed upon each of the two bitlines within the decoded column and/or the two bitline currents to be sensed. A separate power connection is provided for the memory array which allows operating the memory array at a different power supply voltage than the remainder of the circuit. By utilizing one or more of these features together, several tests of the memory array may be performed, including characterizing the DC transfer function of the memory cells, the standby power of the memory array, the static noise margin of the memory cells, the alpha particle susceptibility of the memory cells as a function of memory cell supply voltage, the offset voltage of bitline sense amplifiers, and others.

Abstract translation: 公开了存储器阵列测试和表征能力，其允许存储器单元，位线和读出放大器的DC表征。 提供行解码器，其包括静态字线选择信号以禁止行解码器内的自复位逻辑，并允许字线在用户控制的时间长度上保持有效。 模拟字线驱动能力允许有源字线被驱动到用户可控的模拟电平。 直接访问一对位线由多路复用器提供，多路复用器被静态解码以将一对隔离终端耦合到解码列内的相应位线。 这允许在解码列内和/或两个位线电流中的每个位线上施加直流电压电平以被感测。 为存储器阵列提供单独的电源连接，其允许以与电路的其余部分不同的电源电压操作存储器阵列。 通过将这些特征中的一个或多个一起使用，可以执行存储器阵列的若干测试，包括表征存储器单元的DC传递函数，存储器阵列的待机功率，存储器单元的静态噪声容限， 作为存储单元电源电压的函数的存储器单元的粒子敏感性，位线读出放大器的偏移电压等。

公开(公告)号：WO1998014950A1

公开(公告)日：1998-04-09

申请号：PCT/IB1997001388

申请日：1997-09-29

Applicant: ADVANCED MICRO DEVICES, INC.

Inventor： ADVANCED MICRO DEVICES, INC. ,  WENDELL, Dennis, Lee ,  HOLST, John, Christian

IPC: G11C08/00

CPC classification number: G11C29/026 ,  G06F12/1054 ,  G11C7/065 ,  G11C7/1006 ,  G11C7/12 ,  G11C7/22 ,  G11C8/08 ,  G11C8/12 ,  G11C8/14 ,  G11C11/401 ,  G11C11/4087 ,  G11C11/41 ,  G11C11/412 ,  G11C11/418 ,  G11C16/04 ,  G11C17/14 ,  G11C29/02 ,  G11C29/021 ,  G11C29/025 ,  G11C29/028 ,  G11C29/18 ,  G11C29/32 ,  G11C29/50 ,  G11C29/50004 ,  G11C29/50012 ,  G11C29/50016 ,  G11C2029/5004 ,  G11C2029/5006 ,  H03K3/356156 ,  H03K5/13 ,  H03K2005/00019 ,  H03K2005/00071 ,  H03L7/08 ,  H03L7/0995 ,  Y02D10/13

Abstract: A highly suitable power conservation technique involves extending multiple word lines over a memory array row and connecting a portion of the memory cells of the memory array row to each of the word lines. Power is supplied only to the portion of the memory cells that is accessed, eliminating the static power consumption of the non-accessed memory cells. By connecting multiple word lines to select a portion of a memory row, a column address of the memory is mapped into a row decode space. Multiple metal layers in a complex integrated circuit may be exploited to form cache block select lines using multiple word lines per cell row. A storage includes a plurality of storage cells arranged in an array of rows and columns, a plurality of bit lines connecting the array of storage cells into columns, and a plurality of word lines connecting the array of storage cells into rows. The plurality of word lines include multiple word lines for a single row of the plurality of rows so that multiple portions of the storage cells in the single row are addressed by corresponding multiple word lines.

Abstract translation: 高度合适的功率保存技术涉及在存储器阵列行上延伸多个字线并将存储器阵列行的存储单元的一部分连接到每个字线。 电源仅被提供给所访问的存储器单元的部分，消除了非存取存储器单元的静态功耗。 通过连接多个字线来选择存储器行的一部分，存储器的列地址被映射到行解码空间。 可以利用复杂集成电路中的多个金属层来形成每个单元行使用多个字线的高速缓存块选择线。 存储器包括布置成行和列阵列的多个存储单元，将存储单元阵列连接成列的多个位线以及将存储单元阵列连接成行的多个字线。 多个字线包括用于多行的单行的多个字线，使得单行中的存储单元的多个部分由相应的多个字线寻址。

公开(公告)号：WO2017116763A2

公开(公告)日：2017-07-06

申请号：PCT/US2016/067234

申请日：2016-12-16

Applicant: HEADWAY TECHNOLOGIES, INC. ,  IBM CORPORATION

Inventor： JAN, Guenole ,  WANG, Po-Kang ,  DeBROSSE, John ,  LEE, Yuan-Jen

IPC: G11C29/02 ,  G11C11/16

CPC classification number: G11C11/1673 ,  G11C11/005 ,  G11C11/417 ,  G11C17/02 ,  G11C29/021 ,  G11C29/026 ,  G11C29/028 ,  G11C29/44

Abstract: A circuit and method for adaptive trimming of the reference signal for sensing data during a read operation of magnetic memory cells to improve read margin for the magnetic memory cells. The circuit has a trim one-time programmable memory array programmed with offset trim data applied to magnetic memory array sense amplifiers. Sense amplifier trimming circuits receive and decode the trim data to determine offset trim signal magnitude to adjust the reference signal to improve the read margin. The method sets the offset trim level to each increment of the offset trim level. Data is written and read to the magnetic memory array, the number of errors in the array is accumulated for each setting of the offset trim level. The error levels are compared and the appropriate trim level is programmed to the trim memory cells such that a read margin of the sense amplifier is improved.

Abstract translation: 一种用于在磁存储单元的读取操作期间对参考信号进行自适应修整以用于感测数据的电路和方法，以提高磁存储单元的读取余量。 该电路具有一个微调一次性可编程存储器阵列，该微处理器阵列通过将失调微调数据应用于磁存储器阵列读出放大器而编程。 读出放大器微调电路接收并解码微调数据以确定偏移微调信号幅度以调整参考信号以提高读取裕度。 该方法将偏移修剪水平设置为偏移修剪水平的每个增量。 数据被写入并被读取到磁存储器阵列中，阵列中的错误数量针对偏移微调水平的每个设置而被累积。 比较错误等级，并将适当的修整等级编程到修整存储单元，从而改善读出放大器的读取裕度。

公开(公告)号：WO2016018281A1

公开(公告)日：2016-02-04

申请号：PCT/US2014/048800

申请日：2014-07-30

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： BUCHANAN, Brent

IPC: G11C5/14 ,  G11C7/06

CPC classification number: G11C13/004 ,  G11C13/0002 ,  G11C13/0061 ,  G11C16/10 ,  G11C29/026 ,  G11C29/028 ,  G11C2013/0052 ,  G11C2213/15

Abstract: An example device in accordance with an aspect of the present disclosure includes a first module, a second module, and a third module. The first module is coupled to an element whose status is to be determined, and the first module is to receive an input current that increases over time. The second module is to perform a temporal derivative of a voltage across the element. The third module is to provide an output signal based on a current behavior of the element, according to a change in voltage as a function of a change in current.

Abstract translation: 根据本公开的一个方面的示例性设备包括第一模块，第二模块和第三模块。 第一模块耦合到要确定其状态的元件，并且第一模块将接收随时间增加的输入电流。 第二个模块是执行跨元件的电压的时间导数。 第三模块是根据电流的变化作为电流变化的函数，基于元件的电流行为来提供输出信号。

公开(公告)号：WO2015149283A1

公开(公告)日：2015-10-08

申请号：PCT/CN2014/074551

申请日：2014-04-01

Applicant: 京微雅格(北京)科技有限公司

Inventor： 麦日锋

IPC: H03K19/0175 ,  H03H11/28

CPC classification number: H03K19/0005 ,  G11C7/1057 ,  G11C29/025 ,  G11C29/026 ,  G11C29/028 ,  G11C29/50008 ,  G11C2207/2254 ,  H03K17/6872

Abstract: 一种集成电路芯片及其阻抗校准方法，包括至少一个单端结构电路和第一驱动电路，第一驱动电路具有和至少一个单端结构的驱动电路相同的结构，第一驱动电路包括多个并联的PMOS管和多个并联的NMOS管，多个并联的PMOS管通过第一节点和多个并联的NMOS管串联，第一节点提供信号输出；该芯片在进行阻抗校准后，确定第一阻抗校准代码和第二阻抗校准代码，并根据校准后的第一阻抗校准代码和第二阻抗校准代码控制至少一个单端结构的驱动电路；上述第一参考电压配置为电源电压VDD的四分之三，第二参考电压配置为电源电压VDD的四分之一。该集成电路芯片及其阻抗校准方法可同时适用于单端信号输出和差分信号输出，以及适用于宽范围的电源电压。

公开(公告)号：WO2015013023A2

公开(公告)日：2015-01-29

申请号：PCT/US2014/045689

申请日：2014-07-08

Applicant: QUALCOMM INCORPORATED

Inventor： KIM, Jung Pill ,  KIM, Taehyun ,  KIM, Sungryul ,  KIM, Daeik D.

IPC: G11C19/02

CPC classification number: G01R31/2851 ,  G11C16/28 ,  G11C29/02 ,  G11C29/026 ,  G11C29/028 ,  G11C29/14 ,  G11C29/44 ,  G11C29/46

Abstract: A circuit includes a plurality of transistors responsive to a plurality of latches that store a test code. The circuit further includes a first bit line coupled to a data cell and coupled to a sense amplifier. The circuit also includes a second bit line coupled to a reference cell and coupled to the sense amplifier. A current from a set of the plurality of transistors is applied to the data cell via the first bit line. The set of the plurality of transistors is determined based on the test code. The circuit also includes a test mode reference circuit coupled to the first bit line and to the second bit line.

Abstract translation: 电路包括响应于存储测试码的多个锁存器的多个晶体管。 电路还包括耦合到数据单元并耦合到读出放大器的第一位线。 电路还包括耦合到参考单元并耦合到读出放大器的第二位线。 来自一组多个晶体管的电流经由第一位线被施加到数据单元。 基于测试代码来确定多个晶体管的集合。 电路还包括耦合到第一位线和第二位线的测试模式参考电路。

公开(公告)号：WO2014196142A1

公开(公告)日：2014-12-11

申请号：PCT/JP2014/002715

申请日：2014-05-23

Applicant: パナソニックIPマネジメント株式会社

Inventor： 吉本　裕平 ,  島川　一彦 ,  河合　賢 ,  東　亮太郎

IPC: G11C13/00 ,  G11C29/00

CPC classification number: G11C13/004 ,  G11C7/062 ,  G11C13/0002 ,  G11C13/0007 ,  G11C13/0023 ,  G11C13/0061 ,  G11C13/0069 ,  G11C29/021 ,  G11C29/026 ,  G11C29/028 ,  G11C29/70 ,  G11C2013/005 ,  G11C2013/0054 ,  G11C2013/0073 ,  G11C2013/009 ,  G11C2213/56 ,  G11C2213/71 ,  G11C2213/79 ,  H01L27/2409 ,  H01L27/2481 ,  H01L45/08 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/146

Abstract: メモリセルアレイ（８０）の中の任意のメモリセル（６２）を選択メモリセルとして選択する選択回路（８０ａ）（８０ｂ）（８０ｃ）と、選択メモリセルに対して抵抗変化素子の抵抗状態を読み出すための読み出し回路とを備え、多層のメモリセルアレイ（８０）を構成する奇数層のメモリセルアレイのメモリセルおよび偶数層のメモリセルアレイのメモリセルは、いずれの層のメモリセルも同じ順序で、選択素子、第１電極、第１抵抗変化層、第２抵抗変化層及び第２電極が配置されており、読み出し回路（８４）は、選択メモリセルが多層のメモリセルアレイのいずれの層である場合も、選択メモリセルにおける第１電極を基準にして第２電極が正となる電圧を選択メモリセルに印加して読み出しを行う。

Abstract translation: 电阻改变非易失性存储装置设置有用于选择存储单元阵列（80）中的任意存储单元（62）作为所选存储单元的选择电路（80a，80b，80c） 以及用于读出所选存储单元的电阻变化元件的电阻状态的读取电路。 多层存储单元阵列（80）的奇数层和偶数层中的存储单元被配置为使得任何层的存储单元将具有选择元件，第一电极，第一电阻变化层， 第二电阻变化层和以相同顺序排列的第二电极。 读取电路84不管选择的存储单元所在的多层存储单元阵列的哪个层，通过向选择的存储单元施加电压来读出其电阻状态，使得参考第 所选择的存储单元，第二电极处于正状态。