超级结器件及其制造方法
    21.
    发明公开

    公开(公告)号:CN104425596A

    公开(公告)日:2015-03-18

    申请号:CN201310374023.4

    申请日:2013-08-23

    发明人: 肖胜安

    摘要: 本发明公开了一种超级结器件,电流流动区包括多个交替排列的N型薄层和P型薄层,N型薄层都包括中间的高电阻率部分和两侧的低电阻率部分,N型薄层和P型薄层的电荷不平衡,N型薄层的低电阻率部分和P型薄层的电荷平衡;P型薄层不能对高电阻率部分进行完全横向耗尽,随着反向偏压的增加N型薄层顶部的P阱对N型薄层的高电阻率部分进行逐渐扩展的纵向耗尽。本发明还公开了一种超级结器件的制造方法。本发明能提高器件的反向恢复特性,且比导通电阻较低。

    沟槽栅功率晶体管及其制造方法

    公开(公告)号:CN107895737A

    公开(公告)日:2018-04-10

    申请号:CN201711234638.1

    申请日:2017-11-30

    发明人: 石磊

    IPC分类号: H01L29/10 H01L21/336

    摘要: 本发明公开了一种沟槽栅功率晶体管,沟槽栅包括:形成于沟槽内侧表面的栅氧化层,形成于栅氧化层表面的第一多晶硅层,位于沟槽的底部的第一多晶硅层被去除并在第一多晶硅层被去除的沟槽底部区域自对准形成有第二氧化层;第二多晶硅层沟槽完全填充。本发明还公开了一种沟槽栅功率晶体管的制造方法。本发明的沟槽的底部的第二氧化层和栅氧化层的叠加结构能降低沟槽栅功率晶体管的反向转移电容并同时能提高器件的击穿电压;本发明能实现多晶硅栅从顶部到底部都是通过栅氧化层来覆盖沟槽的侧面,从而能保证沟槽栅功率晶体管具有较低导通电阻,最后能改善器件性能,本发明还具有较低工艺成本。

    沟槽型双层栅MOS结构的制造方法

    公开(公告)号:CN106876276A

    公开(公告)日:2017-06-20

    申请号:CN201710003975.3

    申请日:2017-01-04

    发明人: 陈晨

    IPC分类号: H01L21/336

    CPC分类号: H01L29/66227

    摘要: 本发明公开了一种沟槽型双层栅MOS器件的制作方法,步骤包括:1)在硅衬底上通过刻蚀形成沟槽;2)在沟槽内生长沟槽层接膜;3)在沟槽内生长多晶硅,并反刻蚀,形成源极多晶硅;4)去除部分沟槽层接膜,使沟槽层接膜的高度低于源极多晶硅的高度;5)生长厚度为的薄氧化层;6)淀积氮化硅;7)生长栅极多晶硅,并反刻蚀至硅衬底表面;8)进行基极注入、源级注入,淀积层间介质层,刻蚀接触孔,制作金属和钝化层,完成器件的制作。本发明通过优化栅氧和介质层的膜质结构,通过薄栅氧+氮化硅的组合,提高了栅氧的质量,从而提高了器件的耐压性能和可靠性,满足了两层多晶硅间的漏电要求。

    具有上覆柵极结构的基板电阻器

    公开(公告)号:CN105742271A

    公开(公告)日:2016-07-06

    申请号:CN201510998958.9

    申请日:2015-12-28

    发明人: J·辛格

    IPC分类号: H01L23/525 H01L23/64

    摘要: 本发明涉及一种具有上覆柵极结构的基板电阻器。一种电阻器装置,包括:电阻器本体,设置于基板中且以第一类型掺杂物掺杂;绝缘层,设置于该电阻器本体之上;以及至少一个柵极结构,设置于该绝缘层之上及该电阻器本体之上。一种方法,包括:施加偏压电压于至少一第一柵极结构,该第一柵极结构设置在绝缘层之上,其中,该绝缘层设置于电阻器本体之上,而该电阻器本体设置于基板中,且该第一柵极结构以第一类型掺杂物掺杂以影响该电阻器本体的电阻。

    超结半导体器件的终端结构及其制造方法

    公开(公告)号:CN104183626A

    公开(公告)日:2014-12-03

    申请号:CN201410411626.1

    申请日:2014-08-20

    发明人: 谢刚 何志

    IPC分类号: H01L29/06 H01L21/02

    CPC分类号: H01L29/0634 H01L29/66227

    摘要: 一种超结半导体器件的终端结构,其包括:一种导电类型的半导体基板,在所述半导体基板之上的同种或另一种导电类型的外延半导体层,在所述外延半导体层的终端区具有的多条深度渐变的、与外延半导体层导电类型相异的连续柱状半导体掺杂区域,或多条深度渐变的由若干与外延半导体层导电类型相异的独立球状半导体掺杂区域组成的列。一种制造超结半导体器件终端结构的方法,其包括:在第二次生长和之后若干次生长的外延半导体层表面,通过图案化的抗腐蚀掩膜,对终端区进行选择性离子注入,通过高温驱入,在终端区形成多条连续柱状第二导电类型或第一导电类型半导体掺杂区域,或多条由若干个独立球状第二导电类型或第一导电类型半导体掺杂区域组成的列。根据本发明的超结半导体器件的终端结构及其制造方法,其能有效地提高终端区的耐压能力和可靠性而无需大幅增加制造步骤。