-
公开(公告)号：CN102376763A
公开(公告)日：2012-03-14
申请号：CN201010585300.2
申请日：2010-12-03
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L21/823475 , H01L21/76816 , H01L29/66545
Abstract: 本发明提供一种半导体组件，包含半导体基板。半导体基板具有主动区、栅电极以及栅接触窗插塞。栅电极位于主动区的正上方上。栅接触窗插塞位于栅电极上，且电性耦合于栅电极。栅接触窗插塞包含至少一部分位于主动区的正上方上，且垂直重叠主动区。
-
公开(公告)号：CN101673735B
公开(公告)日：2011-11-16
申请号：CN200910176406.4
申请日：2009-09-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/528
Abstract: 本发明公开一种保留类型-1单元与类型-2单元的集成电路。类型-1单元包括具有默认多晶硅间距的多晶硅线。类型-2单元包括具有非默认多晶硅间距的多晶硅线。第一边界区域包括至少一个隔离区域，所述隔离区域沿第一方向位于类型-1单元与类型-2单元之间。所述第一边界区域包括至少一个合并伪多晶硅线，其中所述至少一个合并伪多晶硅线包括符合所述类型-1单元的默认多晶硅间距的第一部分，以及符合所述类型-2单元的非默认多晶硅间距的第二部分。
-
公开(公告)号：CN101799623A
公开(公告)日：2010-08-11
申请号：CN201010106556.0
申请日：2010-01-28
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/14
Abstract: 针对芯片布局设计双图案掩模组的方法包括设计标准单元。在每个标准单元中，所有的左边界图案都分配有第一标记和第二标记中的一个，而所有右边界图案都分配有第一标记和第二标记中的另一个。该方法还包括：在芯片布局的行中放置标准单元。从行中的一个标准单元开始，贯穿整行来传播针对标准单元的标记改变。具有第一标记的标准单元中的所有图案都被转印到双图案掩模组的第一掩模。具有第二标记的标准单元中的所有图案都被转印到双图案掩模组的第二掩模。
-
公开(公告)号：CN1328760C
公开(公告)日：2007-07-25
申请号：CN200310124402.4
申请日：2003-12-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L21/82 , H01L21/66 , G03F7/00 , G03F1/00
Abstract: 本发明提供在集成电路制造上辨别不良图形节距以增进微影制程的方法。在一定的照明条件下，可根据聚焦深度或关键尺寸一致性在一图形节距范围的变化决定不良而应受禁止的图形节距。进一步可在设计规则中限制不能使用禁止图形节距(forbidden pitches)，则不必使用下一代的曝光工具微影制程即能有足够共同制程空间(process window)以含盖处理关键尺寸越来越小的下一代组件。因此，能增进光学制程空间而使图案化制程的效果和芯片制造的合格率提升。
-
公开(公告)号：CN1866520A
公开(公告)日：2006-11-22
申请号：CN200610058459.2
申请日：2006-03-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/528 , H01L21/82 , H01L21/768
CPC classification number: H01L27/118 , G03F1/36 , H01L27/0207 , H01L27/115
Abstract: 本发明提供一种半导体装置及其制造方法、半导体装置结构，所述半导体装置包括具有功能图案的多个层，该半导体装置是至少部分由该功能图案构成。该多个层中至少一层进一步包含非功能图案，其中该非功能图案是于该至少一层的功能图案之邻，以形成该至少一层的一组合图案，使得该组合图案的特征密度更平均。本发明所述半导体装置及其制造方法、半导体装置结构，其非功能图案可平衡功能装置，提供各装置层一个相对来说更一致的元件配置，且进一步增进了特征尺寸的一致性。而且，由于特征可靠性和一致性的改善，也可以使得蚀刻偏差得以减少，进而可以增进装置的整体良率。
-
Patent Agency Ranking
公开(公告)号：CN1700469A
公开(公告)日：2005-11-23
申请号：CN200510067848.7
申请日：2005-04-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/00
CPC classification number: G06F1/189 , G11C5/063 , G11C5/14 , H01L23/5286 , H01L2924/0002 , H01L2924/00
Abstract: 本发明是有关于集成电路结构与提供电源电压至集成电路的方法，所述供应电压至集成电路的方法。一高电压VddH以及/或一低电压VddL可被供应至一注入单元并被导引至其余单元。电压VddH与VddL当中的每一电压是经由一第一电压供应线与一第二电压供应线当中之一传达。一电压选路线导引所需电压至一注入单元。该第一与第二电压供应线较佳上是平行于该电压选路线互相平行，而且其边缘与该电压选路线的边缘大体上校准。形成通孔以导引该所需电压。并且较佳上，第一电压供应线是一形成于该注入单元范围外的M1导线，而该第二电压供应线是一形成于该注入单元范围内的M2导线。
-
公开(公告)号：CN113284894B
公开(公告)日：2024-12-27
申请号：CN202110138484.6
申请日：2021-02-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体器件包括掩埋式逻辑导体(BLC)CFET，BLC CFET包括：相对于第一方向，根据CFET类型配置布置在堆叠件中的第一有源区域和第二有源区域；第一接触结构和第二接触结构，对应地电耦合至第一有源区域；第三接触结构和第四接触结构，对应地电耦合到第二有源区域；堆叠件上方的第一金属化层，包括：配置为用于逻辑信号的α逻辑导体(α逻辑导体)；和电网(PG)导体；α逻辑和PG导体彼此不重叠；堆叠件下方的金属化层，包括彼此不重叠的β逻辑导体，相对于第二方向，α逻辑导体、PG导体和β逻辑导体中的每一个至少部分地与第一接触结构、第二接触结构、第三接触结构和第四接触结构中的一个或多个重叠。本发明的实施例还涉及制造半导体器件的方法。
-
公开(公告)号：CN113299648B
公开(公告)日：2024-12-24
申请号：CN202010504218.6
申请日：2020-06-05
Applicant: 台湾积体电路制造股份有限公司 , 台积电(南京)有限公司 , 台积电(中国)有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开涉及半导体器件及其制造方法。一种器件包括晶体管、绝缘结构、掩埋导电线和掩埋通孔。该晶体管在衬底上方，并且包括源极/漏极区域和在源极/漏极区域上方的源极/漏极接触件。绝缘结构在衬底上方并横向围绕晶体管。掩埋导电线在绝缘结构中并且与晶体管间隔开。掩埋通孔在绝缘结构中，并且将晶体管和掩埋导电线互连。掩埋导电线的高度大于源极/漏极接触件的高度。
-
公开(公告)号：CN113594156B
公开(公告)日：2024-03-08
申请号：CN202110480078.8
申请日：2021-04-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
-
公开(公告)号：CN109786369B
公开(公告)日：2024-01-09
申请号：CN201810909592.7
申请日：2018-08-10
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/088
Abstract: 半导体器件包括多个标准单元。多个标准单元包括布置在第一行中的沿着行方向延伸的第一组标准单元和布置在第二行中的沿着行方向延伸的第二组标准单元。第一组标准单元和第二组标准单元布置在列方向上。第一组标准单元在列方向上的单元高度与第二组标准单元在列方向上的单元高度不同。本发明实施例涉及包括多个标准单元的半导体器件和标准单元布局技术。
-
-
-
-
-
-
-
-
-
Search Results
168
records
(took 0.036 seconds)
