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公开(公告)号：CN107833881B
公开(公告)日：2020-06-12
申请号：CN201710835486.4
申请日：2017-09-15
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/02 , H01L27/092 , H01L21/8238
摘要： IC结构包括单元、第一导轨和第二导轨。单元包括第一有源区、第二有源区和第一栅极结构。第一有源区和第二有源区在第一方向上延伸并且位于第一层级处。第二有源区在第二方向上与第一有源区分离。第一栅极结构在第二方向上延伸，与第一有源区和第二有源区重叠，并且位于第二层级处。第一导轨在第一方向上延伸，与第一有源区重叠，配置为提供第一电源电压，并且位于第三层级处。第二导轨在第一方向上延伸，与第二有源区重叠，位于第三层级处，在第二方向上与第一导轨分离，并且配置为提供第二电源电压。本发明还提供了形成集成电路的方法。
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公开(公告)号：CN110858588A
公开(公告)日：2020-03-03
申请号：CN201910768636.3
申请日：2019-08-20
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/02 , H01L21/782 , G06F30/392
摘要： 一种制造半导体元件的方法，其特征在于，包括：产生一或多个第一导电图案，表示在第一敷金属层中的对应导电材料，第一导电图案的长轴大致上在第一方向上延伸；产生第一深介层图案，表示在第二介层、第一敷金属层及第一介层中的每一者对应的导电材料；相对于第一方向及大致上垂直于第一方向的第二方向，对准第一深介层图案以重叠对应部件图案，表示在晶体管层中对应的晶体管的端子的电气路径中包括的导电材料；以及构造第一深介层图案在第一方向上的大小大致上小于导电图案在第一敷金属层中的导电图案的容许最小长度。
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公开(公告)号：CN110660800A
公开(公告)日：2020-01-07
申请号：CN201910569802.7
申请日：2019-06-27
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/088 , H01L27/02
摘要： 半导体器件包括：多个鳍，基本上平行于第一方向延伸；多个鳍中的至少一个鳍是伪鳍；以及多个鳍中的至少一个鳍是有源鳍；以及至少一个栅极结构，形成在多个鳍中的相应鳍上方并基本上平行于第二方向延伸，第二方向基本上垂直于第一方向；以及其中，多个鳍和至少一个栅极结构位于包括奇数个鳍的单元区域中。在实施例中，单元区域基本上是矩形的并且具有基本上平行于第一方向的第一边缘和第二边缘；以及第一边缘和第二边缘都不与多个鳍中的任一个重叠。
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公开(公告)号：CN110660788A
公开(公告)日：2020-01-07
申请号：CN201910454755.1
申请日：2019-05-29
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L27/02
摘要： 生成IC单元的布局图的方法包括通过以下步骤限定所述单元的边界的边界凹槽：所述边界的第一部分沿着第一方向延伸；所述边界的第二部分在垂直于所述第一方向的第二方向上远离所述第一部分延伸，所述第二部分与所述第一部分是连续的；以及所述边界的第三部分在所述第二方向上远离所述第一部分延伸，所述第三部分与所述第一部分是连续的。通过所述有源区在与所述第二方向相反的第三方向上远离所述第一部分延伸将有源区定位在所述单元中。所述布局图存储在非暂时性计算机可读介质中。本发明的实施例还提供了集成电路(IC)器件。
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公开(公告)号：CN106998199A
公开(公告)日：2017-08-01
申请号：CN201611037283.2
申请日：2016-11-11
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H03K3/3562 , G06F1/10
CPC分类号： H03K3/35625 , H03K5/133 , H03K2005/00019 , H03K3/3562 , G06F1/10
摘要： 一种触发器包括用以接收数据信号及扫描输入信号的主锁存器。所述主锁存器基于扫描使能信号向从锁存器提供数据信号或扫描输入信号中的一者。所述触发器包括用以基于输入时钟信号及所述扫描使能信号中的一者或两者而产生时钟信号的电路系统。第一时钟信号被提供至主锁存器且第二时钟信号被提供至从锁存器。当所述扫描使能信号具有第一逻辑电平时，所述第一时钟信号不包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁。当所述扫描使能信号具有第二逻辑电平时，所述第一时钟信号包括与所述第二时钟信号的边沿跃迁同时发生的边沿跃迁。
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公开(公告)号：CN103745921A
公开(公告)日：2014-04-23
申请号：CN201310603660.4
申请日：2011-08-17
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L21/033
CPC分类号： H01L21/0337
摘要： 本发明为利用单图案化隔离件技术的双图案化技术，具体涉及一种形成集成电路结构的方法，包括在晶片表示上形成平行于第一方向的第一和第二多个轨迹。该第一和第二多个轨迹被分配在交替的图案中。在第一多个轨迹上而不在第二多个轨迹上布线第一多个图案。在第二多个轨迹上而不在第一多个轨迹上布线第二多个图案。使第一多个图案在第一方向和与第一方向垂直的第二方向上延伸，使得每个第二多个图案被第一多个图案的部分包围，其中在延伸步骤之后，基本上晶片表示上的第一多个图案的相邻两个均不具有大于预定空间的空间。
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公开(公告)号：CN102479280B
公开(公告)日：2014-04-16
申请号：CN201110229041.4
申请日：2011-08-10
申请人： 台湾积体电路制造股份有限公司
CPC分类号： G06F17/5077 , G03F7/70433 , G03F7/70466
摘要： 提供了用于实现符合多重图样化的技术设计布局的方法和装置。一种示例性方法包括：设置具有布线轨迹的布线栅格；向布线轨迹的每一个指定至少两种颜色中的一种；向布线栅格应用具有多个特征的图样布局，其中，多个特征的每一个均对应于至少一个布线轨迹；以及应用特征分裂约束，以确定图样布局是否为符合多重图样化的布局。如果图样布局不是符合多重图样化的布局，则可以修改图样布局直到实现符合多重图样化的布局。如果图样布局是符合多重图样化的布局，则基于每个特征对应的至少一个布线轨迹的颜色对多个特征的每一个进行着色，从而形成着色图样布局，并利用着色图样布局的特征生成至少两个掩模。每个掩模都包括单种颜色的特征。
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公开(公告)号：CN102376763B
公开(公告)日：2013-09-25
申请号：CN201010585300.2
申请日：2010-12-03
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H01L29/78 , H01L29/06 , H01L29/423
CPC分类号： H01L21/823475 , H01L21/76816 , H01L29/66545
摘要： 本发明提供一种半导体组件，包含半导体基板。半导体基板具有有源区、栅电极以及栅接触窗插塞。栅电极位于有源区的正上方上。栅接触窗插塞位于栅电极上，且电性耦合于栅电极。栅接触窗插塞包含至少一部分位于有源区的正上方上，且垂直重叠有源区。
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公开(公告)号：CN101207380B
公开(公告)日：2012-12-12
申请号：CN200710181912.3
申请日：2007-10-12
申请人： 台湾积体电路制造股份有限公司
IPC分类号： H03K19/0185
CPC分类号： H03K3/35613
摘要： 本发明涉及一种电压电平转换器，该电压电平转换器包括：一第一P型金属氧化物半导体(PMOS)晶体管，该第一PMOS晶体管具有分别与一输入端、一第一正电压电源和一第二正电压电源连接的一栅极、一源极和一基质；以及一第二PMOS晶体管，该第二PMOS晶体管具有分别与一第三正电压电源、一输出节点和该第二正电压电源连接的一源极、一漏极和一基质；其中，该第一和第二PMOS晶体管形成在一单N井中。
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公开(公告)号：CN101661524B
公开(公告)日：2012-08-29
申请号：CN200910126096.5
申请日：2009-03-10
申请人： 台湾积体电路制造股份有限公司
IPC分类号： G06F17/50
CPC分类号： G06F17/5077
摘要： 本发明是有关于自动产生集成电路布局的方法。该方法包括决定第一元件高度；制作具有第一元件高度的多个标准元件；以及藉由置放与绕线标准元件以从标准元件中产生集成电路布局，其中产生集成电路布局的步骤包括：应用标记层来标示出特定元件，以制作一过渡布局；以及使用至少一逻辑操作于由过渡布局撷取出的一资料库中，借此制造所需的多个布局变化，进而产生一最终集成电路布局，其中该些布局变化包含加宽一特定元件的晶体管通道长度，及在最终集成电路布局中设置虚拟结构。藉由本发明，可改善集成电路布局面积的利用，同时由于元件的设置可被网格化，所以元件能够轻易地替换，且由于元件间的接点对齐，使得元件间的线路内连结更容易。
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