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公开(公告)号：CN102473674B
公开(公告)日：2015-08-12
申请号：CN201080028169.8
申请日：2010-07-08
Applicant: 株式会社村田制作所
IPC: H01L21/82 , H01L21/822 , H01L27/04 , H01L33/00
CPC classification number: H01L23/5252 , H01L23/62 , H01L25/167 , H01L27/0248 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种难以产生因静电放电导致的绝缘破坏的反熔丝元件。本发明的反熔丝元件(10)的特征在于，具备电容部(20)，该电容部(20)具有绝缘层(22)和在所述绝缘层的上下面形成的至少一对电极层(21)、(23)，电容部(20)具有对静电放电的保护功能。在本发明中，电容部具有对静电放电的保护功能，因此能够提供难以产生例如因部件安装时的静电放电导致的绝缘破坏的反熔丝元件。
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公开(公告)号：CN104471675A
公开(公告)日：2015-03-25
申请号：CN201380034371.5
申请日：2013-06-14
Applicant: 株式会社村田制作所
IPC: H01L21/027 , G03F9/00 , H01L21/3065
CPC classification number: H01G4/12 , G03F9/7076 , G03F9/708 , H01G4/33 , H01L21/31144 , H01L28/82 , H01L28/60
Abstract: 本发明的目的在于提供一种能够将损伤较少的对准标记用于蚀刻时的光掩膜的定位的薄膜层叠元件的制造方法。本发明的薄膜层叠元件的制造方法具备：第二工序，在该第二工序中通过使用了光蚀刻法的蚀刻来在薄膜层叠体(7)上形成元件部(10)以及对准标记；以及第三工序，在该第三工序中具有：在薄膜层叠体(7)上涂覆感光性抗蚀剂的步骤、将具有对准图案的光掩膜通过对准图案与在前面的工序中形成的对准标记的位置匹配来配置在感光性抗蚀剂上的步骤、对感光性抗蚀剂曝光并显影的步骤、以及通过对涂覆了感光性抗蚀剂的薄膜层叠体蚀刻来在薄膜层叠体上形成元件部以及对准标记的步骤。
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公开(公告)号：CN103098199A
公开(公告)日：2013-05-08
申请号：CN201180043631.6
申请日：2011-09-06
Applicant: 株式会社村田制作所
IPC: H01L21/822 , H01L21/82 , H01L27/04
CPC classification number: H01G4/33 , H01L23/5223 , H01L23/5252 , H01L23/528 , H01L23/53257 , H01L23/53261 , H01L27/016 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种耐湿性高的电介质薄膜元件。电介质薄膜元件(10)具备：具有电介质层(22)和形成于电介质层(22)的上下表面的一对电极层(21、23)的电容部(20)；以覆盖电容部(20)的方式形成的保护层(30)；被引出至保护层(30)的上表面的一对配线层(41、42)；表面金属层；以与配线层(41、42)电连接的方式形成的外部电极(47、48)。并且，表面金属层具有第一表面金属层(43、44)和第二表面金属层(45、46)，第一表面金属层(43、44)通过镀敷法以覆盖配线层(41、42)的沿着开口部(33、34)的内表面的部分的方式形成，第二表面金属层(45、46)通过真空薄膜法形成，第一表面金属层(43、44)的端部与第二表面金属层(45、46)的端部相接。
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公开(公告)号：CN103098199B
公开(公告)日：2014-12-10
申请号：CN201180043631.6
申请日：2011-09-06
Applicant: 株式会社村田制作所
IPC: H01L21/822 , H01L21/82 , H01L27/04
CPC classification number: H01G4/33 , H01L23/5223 , H01L23/5252 , H01L23/528 , H01L23/53257 , H01L23/53261 , H01L27/016 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种耐湿性高的电介质薄膜元件。电介质薄膜元件(10)具备：具有电介质层(22)和形成于电介质层(22)的上下表面的一对电极层(21、23)的电容部(20)；以覆盖电容部(20)的方式形成的保护层(30)；被引出至保护层(30)的上表面的一对配线层(41、42)；表面金属层；以与配线层(41、42)电连接的方式形成的外部电极(47、48)。并且，表面金属层具有第一表面金属层(43、44)和第二表面金属层(45、46)，第一表面金属层(43、44)通过镀敷法以覆盖配线层(41、42)的沿着开口部(33、34)的内表面的部分的方式形成，第二表面金属层(45、46)通过真空薄膜法形成，第一表面金属层(43、44)的端部与第二表面金属层(45、46)的端部相接。
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公开(公告)号：CN105814687B
公开(公告)日：2019-01-25
申请号：CN201580002992.4
申请日：2015-09-17
Applicant: 株式会社村田制作所
Abstract: 本发明涉及半导体封装及其安装结构。具备中介层(1)、搭载于中介层(1)的第一面的半导体元件(2)、形成于中介层(1)的第二面的凸块(3)、以及搭载于中介层(1)的第二面的芯片部件(10)。中介层(1)是硅中介层，半导体元件(2)被倒装芯片安装于中介层(1)的第一面，芯片部件(10)是在硅基板上通过薄膜工艺形成元件，并在单一面形成焊盘的薄膜无源元件，芯片部件(10)的焊盘经由导电性接合材料而与形成于中介层(1)的第二面的焊环连接。根据该结构，小型化的同时确保半导体封装的中介层(1)与芯片部件(10)之间的接合可靠性。
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Patent Agency Ranking
公开(公告)号：CN102341904A
公开(公告)日：2012-02-01
申请号：CN201080010216.6
申请日：2010-02-04
Applicant: 株式会社村田制作所
CPC classification number: H01L23/5252 , H01L23/62 , H01L25/0756 , H01L25/167 , H01L33/0095 , H01L2224/32225 , H05B37/03
Abstract: 在电介质薄膜(5)的上下两面形成第1以及第2电极膜(4)、(6)而形成了元件主体(9)(a)。在施加动作电压时，第1以及第2电极膜(4)、(6)通过因通电引起的发热而熔融，形成球化部(13a)、(13b)、(14a)、(14b)，在电介质薄膜(5)上也产生裂缝(15)(b)。然后，该球化部膨大化，并且电介质薄膜(5)完全断开(c)，以卷入电介质薄膜(5)的端部那样的方式第1以及第2电极膜(4)、(6)熔接而一体化，形成接合部(16)、(17)、成为导通状态(d)。由此，实现即使在动作后通入大电流也以低电阻稳定地动作，并且动作前具有作为ESD对策元件的功能的反熔丝元件。
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公开(公告)号：CN104471675B
公开(公告)日：2017-06-30
申请号：CN201380034371.5
申请日：2013-06-14
Applicant: 株式会社村田制作所
IPC: H01L21/027 , G03F9/00 , H01L21/3065
CPC classification number: H01G4/12 , G03F9/7076 , G03F9/708 , H01G4/33 , H01L21/31144 , H01L28/82
Abstract: 本发明的目的在于提供一种能够将损伤较少的对准标记用于蚀刻时的光掩膜的定位的薄膜层叠元件的制造方法。本发明的薄膜层叠元件的制造方法具备：第二工序，在该第二工序中通过使用了光蚀刻法的蚀刻来在薄膜层叠体(7)上形成元件部(10)以及对准标记；以及第三工序，在该第三工序中具有：在薄膜层叠体(7)上涂覆感光性抗蚀剂的步骤、将具有对准图案的光掩膜通过对准图案与在前面的工序中形成的对准标记的位置匹配来配置在感光性抗蚀剂上的步骤、对感光性抗蚀剂曝光并显影的步骤、以及通过对涂覆了感光性抗蚀剂的薄膜层叠体蚀刻来在薄膜层叠体上形成元件部以及对准标记的步骤。
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公开(公告)号：CN104067376B
公开(公告)日：2016-12-28
申请号：CN201480000577.0
申请日：2014-01-20
Applicant: 株式会社村田制作所
IPC: H01L21/329 , H01L29/861 , H01L29/866 , H01L29/868
CPC classification number: H01L29/866 , H01L27/0676 , H01L28/40
Abstract: 复合电子部件(100)的特征在于：具备由Si基板(1)、薄膜电容(8)、Si基板(1)和半导体薄膜层(13)构成的齐纳二极管(14)，Si基板(1)的载流子浓度比半导体薄膜层(13)的载流子浓度小。
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公开(公告)号：CN105814687A
公开(公告)日：2016-07-27
申请号：CN201580002992.4
申请日：2015-09-17
Applicant: 株式会社村田制作所
CPC classification number: H01L23/5384 , H01L23/481 , H01L23/49816 , H01L23/49827 , H01L23/50 , H01L23/66 , H01L24/05 , H01L24/06 , H01L24/13 , H01L24/16 , H01L24/32 , H01L24/48 , H01L24/73 , H01L24/81 , H01L25/00 , H01L25/18 , H01L29/0657 , H01L2224/0401 , H01L2224/05554 , H01L2224/06179 , H01L2224/131 , H01L2224/13144 , H01L2224/16227 , H01L2224/16235 , H01L2224/32225 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2224/81191 , H01L2224/81193 , H01L2224/81205 , H01L2224/81444 , H01L2224/81815 , H01L2924/00014 , H01L2924/10155 , H01L2924/10162 , H01L2924/1432 , H01L2924/1433 , H01L2924/14335 , H01L2924/15311 , H01L2924/157 , H01L2924/181 , H01L2924/19015 , H01L2924/19041 , H01L2924/19106 , H01L2924/3511 , H01L2924/00012 , H01L2224/45099 , H01L2224/45015 , H01L2924/207 , H01L2924/00 , H01L2924/014 , H01L2224/13013
Abstract: 本发明涉及半导体封装及其安装结构。具备中介层(1)、搭载于中介层(1)的第一面的半导体元件(2)、形成于中介层(1)的第二面的凸块(3)、以及搭载于中介层(1)的第二面的芯片部件(10)。中介层(1)是硅中介层，半导体元件(2)被倒装芯片安装于中介层(1)的第一面，芯片部件(10)是在硅基板上通过薄膜工艺形成元件，并在单一面形成焊盘的薄膜无源元件，芯片部件(10)的焊盘经由导电性接合材料而与形成于中介层(1)的第二面的焊环连接。根据该结构，小型化的同时确保半导体封装的中介层(1)与芯片部件(10)之间的接合可靠性。
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公开(公告)号：CN104067376A
公开(公告)日：2014-09-24
申请号：CN201480000577.0
申请日：2014-01-20
Applicant: 株式会社村田制作所
IPC: H01L21/329 , H01L29/861 , H01L29/866 , H01L29/868
CPC classification number: H01L29/866 , H01L27/0676 , H01L28/40
Abstract: 复合电子部件(100)的特征在于：具备由Si基板(1)、薄膜电容(8)、Si基板(1)和半导体薄膜层(13)构成的齐纳二极管(14)，Si基板(1)的载流子浓度比半导体薄膜层(13)的载流子浓度小。
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