公开(公告)号：TWI572020B

公开(公告)日：2017-02-21

申请号：TW105101598

申请日：2016-01-19

申请人： 友達光電股份有限公司 ,  AU OPTRONICS CORP.

发明人： 劉展睿 ,  LIU, CHAN-JUI ,  林瑜玲 ,  LIN, YU-LING ,  單建勳 ,  SHAN, CHIEN-HSUN ,  林佳樺 ,  LIN, JIA-HUA

IPC分类号： H01L27/118 ,  H01L21/70 ,  G02F1/1362

CPC分类号： H01L27/1255 ,  H01L27/1222 ,  H01L27/124 ,  H01L27/1248 ,  H01L27/1259 ,  H01L29/41733 ,  H01L29/66757 ,  H01L29/78618 ,  H01L29/78621 ,  H01L29/78675

公开(公告)号：TW201631747A

公开(公告)日：2016-09-01

申请号：TW104128903

申请日：2015-09-02

申请人： 東芝股份有限公司 ,  KABUSHIKI KAISHA TOSHIBA

发明人： 上嶋浩二 ,  UEJIMA, KOJI

IPC分类号： H01L27/118 ,  H01L23/58 ,  H03F3/213

CPC分类号： H03F1/0211 ,  H03F1/565 ,  H03F3/191 ,  H03F3/245 ,  H03F2200/391 ,  H03F2200/451 ,  H03K17/693 ,  H03K2017/066 ,  H03K2217/009

摘要： 根據本發明之一實施形態，第1線路之一端連接於第1端子。第1共振電路之一端連接於第1線路之另一端。第2線路之一端連接於第1線路之另一端。第1電晶體之一端連接於第2線路之另一端，且另一端連接於第2端子，對控制端子輸入第1控制信號。第2電晶體之一端連接於第2端子，對控制端子輸入第2控制信號。第3線路之一端連接於第2電晶體之另一端。第2共振電路之一端連接於第3線路之另一端。第4線路之一端連接於第3線路之另一端，且另一端連接於第3端子。

简体摘要： 根据本发明之一实施形态，第1线路之一端连接于第1端子。第1共振电路之一端连接于第1线路之另一端。第2线路之一端连接于第1线路之另一端。第1晶体管之一端连接于第2线路之另一端，且另一端连接于第2端子，对控制端子输入第1控制信号。第2晶体管之一端连接于第2端子，对控制端子输入第2控制信号。第3线路之一端连接于第2晶体管之另一端。第2共振电路之一端连接于第3线路之另一端。第4线路之一端连接于第3线路之另一端，且另一端连接于第3端子。

公开(公告)号：TW201628168A

公开(公告)日：2016-08-01

申请号：TW104120004

申请日：2015-06-22

申请人： 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

发明人： 蘇川芳 ,  SU, CHUANFANG ,  鍾昆志 ,  CHUNG, KUNZHI ,  龍元祥 ,  LUNG, YUANHSIANG

IPC分类号： H01L27/118 ,  G06F17/50

CPC分类号： G06F17/5072 ,  G03F1/36 ,  G06F17/5081 ,  G06K9/76

摘要： 一種積體電路設計方法，包含：接收包含第一圖案的第一佈局；接收包含第二圖案的第二佈局，當重疊第一佈局與第二佈局時，第一圖案與第二圖案彼此分離；提供分割圖案，當重疊第一佈局、第二佈局及分割圖案時，分割圖案位於第一圖案與第二圖案之間，且與第一圖案重疊；當第二圖案與分割圖案重疊第一圖案的邊緣之間的間距低於預設值時，提供微調，自分割圖案延伸以進一步以一長度重疊第一圖案，其中微調的長度對第二圖案與分割圖案重疊第一圖案的邊緣之間的間距的比例為1/5至1/1。

简体摘要： 一种集成电路设计方法，包含：接收包含第一图案的第一布局；接收包含第二图案的第二布局，当重叠第一布局与第二布局时，第一图案与第二图案彼此分离；提供分割图案，当重叠第一布局、第二布局及分割图案时，分割图案位于第一图案与第二图案之间，且与第一图案重叠；当第二图案与分割图案重叠第一图案的边缘之间的间距低于默认值时，提供微调，自分割图案延伸以进一步以一长度重叠第一图案，其中微调的长度对第二图案与分割图案重叠第一图案的边缘之间的间距的比例为1/5至1/1。

公开(公告)号：TW201624619A

公开(公告)日：2016-07-01

申请号：TW104137209

申请日：2015-11-11

申请人： 凌雲邏輯公司 ,  CIRRUS LOGIC, INC.

发明人： 塔拉比亞馬克L ,  TARABBIA, MARC L. ,  潘聖傑 ,  PAN, SHANJEN

IPC分类号： H01L21/77 ,  H01L29/02 ,  H01L27/118

CPC分类号： H01L27/0682 ,  H01L28/20 ,  H01L28/40

摘要： 可於半導體基材上的層中形成溝槽，以界定用於電子元件(諸如放大器)之電部件。可在形成溝槽及沉積其他層以於半導體基材上金屬層中界定電阻器、電容器、或其他元件之區域之後，執行研磨步驟。該研磨步驟可產生半導體基材上金屬層中的不連續，該不連續界定對應於電子元件之電阻器、電容器、與其他部件的電隔離區域。

简体摘要： 可于半导体基材上的层中形成沟槽，以界定用于电子组件(诸如放大器)之电部件。可在形成沟槽及沉积其他层以于半导体基材上金属层中界定电阻器、电容器、或其他组件之区域之后，运行研磨步骤。该研磨步骤可产生半导体基材上金属层中的不连续，该不连续界定对应于电子组件之电阻器、电容器、与其他部件的电隔离区域。

公开(公告)号：TW201622354A

公开(公告)日：2016-06-16

申请号：TW104138761

申请日：2015-11-23

申请人： 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

发明人： 劉祈麟 ,  LIU, CHI LIN ,  魯立忠 ,  LU, LEE CHUNG ,  汪孟學 ,  WANG, MENG HSUEH ,  謝尙志 ,  HSIEH, SHANG CHIH ,  黃哲銘 ,  HUANG, HENRY ,  林基永 ,  LIN, JI YUNG

IPC分类号： H03K19/20 ,  H01L27/118

CPC分类号： H03K19/21

摘要： 一種壓縮器電路包含：複數個輸入、總和輸出(Sum output)和複數個互斥或(XOR)電路。每一個互斥或電路包含第一輸入、第二輸入、第三輸入和第一輸出。互斥或電路係配置以在第一輸出上產生邏輯值A ⊕ B ⊕ C，A、B和C為在對應之第一輸入、第二輸入和第三輸入上之邏輯值，“⊕”係「互斥或」邏輯運算。此些互斥或電路包含第一互斥或電路和第二互斥或電路，第一互斥或電路之第一輸入、第二輸入和第三輸入係耦接至壓縮器電路之輸入中的對應輸入，第一互斥或電路之第一輸出係耦接至第二互斥或電路之第一輸入，第二互斥或電路之第一輸出係耦接至總和輸出。

简体摘要： 一种压缩器电路包含：复数个输入、总和输出(Sum output)和复数个互斥或(XOR)电路。每一个互斥或电路包含第一输入、第二输入、第三输入和第一输出。互斥或电路系配置以在第一输出上产生逻辑值A ⊕ B ⊕ C，A、B和C为在对应之第一输入、第二输入和第三输入上之逻辑值，“⊕”系“互斥或”逻辑运算。此些互斥或电路包含第一互斥或电路和第二互斥或电路，第一互斥或电路之第一输入、第二输入和第三输入系耦接至压缩器电路之输入中的对应输入，第一互斥或电路之第一输出系耦接至第二互斥或电路之第一输入，第二互斥或电路之第一输出系耦接至总和输出。

公开(公告)号：TW201622068A

公开(公告)日：2016-06-16

申请号：TW104133918

申请日：2015-10-15

申请人： 芙洛提亞股份有限公司 ,  FLOADIA CORPORATION

发明人： 谷口泰弘 ,  TANIGUCHI, YASUHIRO ,  川嶋泰彥 ,  KAWASHIMA, YASUHIKO ,  葛西秀男 ,  KASAI, HIDEO ,  櫻井良多郎 ,  SAKURAI, RYOTARO ,  品川裕 ,  SHINAGAWA, YUTAKA ,  奧山幸祐 ,  OKUYAMA, KOSUKE

IPC分类号： H01L21/77 ,  H01L21/8239 ,  H01L27/118

CPC分类号： H01L27/11575 ,  H01L27/1157 ,  H01L29/66833 ,  H01L29/7881

摘要： 本發明提出一種半導體積體電路裝置之製造方法及半導體積體電路裝置，該半導體積體電路裝置之製造方法於形成周邊電路區域(ER2)之邏輯閘極電極(G5、G6)之光罩步驟時，亦同時將記憶體電路區域(ER1)之周繞導電層(Ga、Gb)分斷，而可形成電性分離之第1選擇閘極電極(G2a、G2b)及第2選擇閘極電極(G3a、G3b)，因此，即便於形成可獨立地控制之第1選擇閘極電極(G2a、G2b)及第2選擇閘極電極(G3a、G3b)之情形時，亦無須除先前之僅對記憶體電路區域進行加工之專用光罩步驟外進而多餘地追加僅對記憶體電路區域(ER1)進行加工之專用光罩步驟，從而可相應地降低製造成本。

简体摘要： 本发明提出一种半导体集成电路设备之制造方法及半导体集成电路设备，该半导体集成电路设备之制造方法于形成周边电路区域(ER2)之逻辑门极电极(G5、G6)之光罩步骤时，亦同时将内存电路区域(ER1)之周绕导电层(Ga、Gb)分断，而可形成电性分离之第1选择闸极电极(G2a、G2b)及第2选择闸极电极(G3a、G3b)，因此，即便于形成可独立地控制之第1选择闸极电极(G2a、G2b)及第2选择闸极电极(G3a、G3b)之情形时，亦无须除先前之仅对内存电路区域进行加工之专用光罩步骤外进而多余地追加仅对内存电路区域(ER1)进行加工之专用光罩步骤，从而可相应地降低制造成本。

公开(公告)号：TW201610656A

公开(公告)日：2016-03-16

申请号：TW104124756

申请日：2015-07-30

申请人： 三星電子股份有限公司 ,  SAMSUNG ELECTRONICS CO., LTD.

发明人： 朴鎭杓 ,  PARK, JIN PYO

IPC分类号： G06F1/26 ,  H02M3/10 ,  H01L27/118

CPC分类号： G06F1/206 ,  G06F1/30 ,  G06F11/00 ,  G06F11/3058

摘要： 一種半導體裝置包括一狀態資料信號產生單元，其接收一處理器之一狀態值並將該狀態值轉換成一狀態資料信號；及一電力控制信號產生單元，其產生用於控制自一電力管理積體電路(PMIC)供應之電力的一電力控制信號，該PMIC將電力自處理器外部供應至該處理器。該電力控制信號包括用於中斷自該PMIC供應之該電力的一斷電信號，且該狀態資料信號與該斷電信號一起被傳輸至該PMIC。

简体摘要： 一种半导体设备包括一状态数据信号产生单元，其接收一处理器之一状态值并将该状态值转换成一状态数据信号；及一电力控制信号产生单元，其产生用于控制自一电力管理集成电路(PMIC)供应之电力的一电力控制信号，该PMIC将电力自处理器外部供应至该处理器。该电力控制信号包括用于中断自该PMIC供应之该电力的一断电信号，且该状态数据信号与该断电信号一起被传输至该PMIC。

公开(公告)号：TW201606996A

公开(公告)日：2016-02-16

申请号：TW104115590

申请日：2015-05-15

申请人： 英特爾股份有限公司 ,  INTEL CORPORATION

发明人： 全箕玟 ,  JUN, KIMIN ,  摩洛 派翠克 ,  MORROW, PATRICK

IPC分类号： H01L27/118 ,  H01L27/105 ,  H01L27/092 ,  H03K19/20 ,  H01L21/82

CPC分类号： H01L27/088 ,  H01L21/823475 ,  H01L21/823487 ,  H01L21/823871 ,  H01L21/823885 ,  H01L23/528 ,  H01L27/0688 ,  H01L27/092 ,  H01L27/105 ,  H01L27/11273 ,  H01L28/00 ,  H01L29/0676 ,  H01L29/401 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827 ,  H01L29/7926

摘要： 揭露用於形成垂直電晶體架構的技術。依照一些實施例，半導體層係設置於一下互連層上方且被圖案化成為一規則、半規則、或不規則陣列的複數個垂直半導體主體(例如，奈米線及/或其他三維半導體結構)，如對一給定目標應用或最終用途所期望。之後，依照一些實施例，在一上互連層之後形成了圍繞該些垂直半導體主體之每個(或一些子集)的主動通道部分的一閘極層。在處理期間，一給定垂直半導體主體可能可選地被移除且依照一些實施例，(1)被空白以提供一虛擬通道；或(2)被替換成一導電插件以提供一通孔或其他層間繞線。能以多個迭代來進行處理，例如，用以提供任何標準及/或定制配置的多級/堆疊垂直電晶體電路架構。

简体摘要： 揭露用于形成垂直晶体管架构的技术。依照一些实施例，半导体层系设置于一下互连层上方且被图案化成为一守则、半守则、或不守则数组的复数个垂直半导体主体(例如，奈米线及/或其他三维半导体结构)，如对一给定目标应用或最终用途所期望。之后，依照一些实施例，在一上互连层之后形成了围绕该些垂直半导体主体之每个(或一些子集)的主动信道部分的一闸极层。在处理期间，一给定垂直半导体主体可能可选地被移除且依照一些实施例，(1)被空白以提供一虚拟信道；或(2)被替换成一导电插件以提供一通孔或其他层间绕线。能以多个迭代来进行处理，例如，用以提供任何标准及/或定制配置的多级/堆栈垂直晶体管电路架构。

公开(公告)号：TW201601291A

公开(公告)日：2016-01-01

申请号：TW104120718

申请日：2015-06-26

申请人： 萬國半導體股份有限公司 ,  ALPHA AND OMEGA SEMICONDUCTOR INCORPORATED

发明人： 雪克 瑪力卡勒強斯瓦密 ,  MALLIKARJUNASWAMY, SHEKAR

IPC分类号： H01L27/118 ,  H01L21/70 ,  H01L21/74

CPC分类号： H01L27/085 ,  H01L21/26513 ,  H01L21/8232 ,  H01L21/8234 ,  H01L29/063 ,  H01L29/0878 ,  H01L29/1066 ,  H01L29/1095 ,  H01L29/36 ,  H01L29/42368 ,  H01L29/66681 ,  H01L29/66901 ,  H01L29/7816 ,  H01L29/7817 ,  H01L29/7823 ,  H01L29/808

摘要： 本發明係揭露一種功率積體電路，其包括接面場效電晶體（JFET）組件，形成在第一部分半導體層中，利用第一本體區製成閘極區，橫向擴散金屬氧化物半導體（LDMOS）電晶體，形成在第二部分半導體層中，通道形成在第二本體區中。功率積體電路包括第一深擴散區，形成在第一本體區下方，並且與第一本體區電接觸，第一深擴散區與第一本體區共同建立JFET組件的夾斷電壓；以及第二深擴散區，形成在第二本體區下方，並且與第二本體區電接觸，第二深擴散區構成LDMOS電晶體中的降低表面電場（RESURF）結構。

简体摘要： 本发明系揭露一种功率集成电路，其包括接面场效应管（JFET）组件，形成在第一部分半导体层中，利用第一本体区制成闸极区，横向扩散金属氧化物半导体（LDMOS）晶体管，形成在第二部分半导体层中，信道形成在第二本体区中。功率集成电路包括第一深扩散区，形成在第一本体区下方，并且与第一本体区电接触，第一深扩散区与第一本体区共同创建JFET组件的夹断电压；以及第二深扩散区，形成在第二本体区下方，并且与第二本体区电接触，第二深扩散区构成LDMOS晶体管中的降低表面电场（RESURF）结构。

公开(公告)号：TW201545320A

公开(公告)日：2015-12-01

申请号：TW104105362

申请日：2015-02-16

申请人： 英特爾股份有限公司 ,  INTEL CORPORATION

发明人： 皮拉瑞斯提 拉維 ,  PILLARISETTY, RAVI ,  雷 凡 ,  LE, VAN H. ,  瑞奇曼第 威利 ,  RACHMADY, WILLY ,  寇利爾 羅沙 ,  KOTLYAR, ROZA ,  拉多撒福傑維克 馬可 ,  RADOSAVLJEVIC, MARKO ,  陳 漢威 ,  THEN, HAN WUI ,  達斯古塔 山薩塔克 ,  DASGUPTA, SANSAPTAK ,  狄威 吉伯特 ,  DEWEY, GILBERT ,  朱功 班傑明 ,  CHU-KUNG, BENJAMIN ,  卡瓦李耶羅 傑克 ,  KAVALIEROS, JACK

IPC分类号： H01L27/118 ,  H01L27/11 ,  H01L21/82 ,  H01L29/772

CPC分类号： H01L29/161 ,  H01L21/823412 ,  H01L21/823431 ,  H01L21/823807 ,  H01L21/823821 ,  H01L27/0886 ,  H01L27/0924 ,  H01L27/1104 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

摘要： 說明關於具有鍺錫之電晶體及積體電路的技術、包含這些電晶體的系統、形成它們的方法。這些電晶體包含通道區，通道區包括鰭的鍺錫部以致於鰭包含配置於基底上的緩衝層及配置於緩衝層上的鍺錫部。

简体摘要： 说明关于具有锗锡之晶体管及集成电路的技术、包含这些晶体管的系统、形成它们的方法。这些晶体管包含信道区，信道区包括鳍的锗锡部以致于鳍包含配置于基底上的缓冲层及配置于缓冲层上的锗锡部。