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    接合墊結構及其形成方法與相關之半導體裝置 BOND PAD STRUCTURE AMD METHOD FOR FORMING THE SAME
    4.
    发明专利
    接合墊結構及其形成方法與相關之半導體裝置 BOND PAD STRUCTURE AMD METHOD FOR FORMING THE SAME 有权
    接合垫结构及其形成方法与相关之半导体设备 BOND PAD STRUCTURE AMD METHOD FOR FORMING THE SAME

    公开(公告)号：TWI323493B

    公开(公告)日：2010-04-11

    申请号：TW095108398

    申请日：2006-03-13

    Applicant: 台灣積體電路製造股份有限公司

    Inventor： 姚皓然 ,  范富傑 ,  吳毓瑞 ,  王明義 ,  王祥維 ,  林晃生 ,  陳明賢 ,  薛瑞雲

    IPC: H01L

    CPC classification number: H01L24/05 ,  H01L24/03 ,  H01L2224/02166 ,  H01L2224/05093 ,  H01L2224/05556 ,  H01L2224/05567 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01024 ,  H01L2924/01025 ,  H01L2924/01029 ,  H01L2924/0103 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01038 ,  H01L2924/0104 ,  H01L2924/01049 ,  H01L2924/0105 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/05042 ,  H01L2924/10329 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2224/05552

    Abstract: 本發明揭示一種接合墊(bond pad)結構，其包括一頂部介層窗(via)圖案。頂部介層窗圖案具有至少一第一介層窗組以及與其相鄰的至少一第二介層窗組。第一介層窗組具有朝一第一方向延伸之至少兩個線型介層窗，而第二介層窗組具有朝不同於第一方向之一第二方向延伸之至少兩個線型介層窗。第一介層窗組之線型介層窗不與第二介層窗組之線型介層窗相交。 A bond pad structure. The bond pad structure includes a top via pattern having at least one first via group and at least one second via group adjacent to each other. The first via group has at least two line vias extending in a first direction. The second via group has at least two line vias extending in a second direction different from the first direction. The line via of the first via group does not cross the line via of the second via group. 【創作特點】 有鑑於此，本發明之目的在於提供一種用於接合墊結構之頂部介層窗圖案，用以避免在線型介層窗相交之處具有不良的覆蓋率(coverage)，進而改善可靠度、接合度以及品質控制。
    根據上述之目的，本發明之一實施例係提供一種接合墊結構，其包括：一第一金屬層、位於第一金屬層上方的一第二金屬層、位於第一金屬層與第二金屬層之間的一介電層以及設置於介電層中且電性連接至第一金屬層與第二金屬層金屬介層窗圖案。金屬介層窗圖案具有至少二第一介層窗組以及與其相鄰的至少二第二介層窗組，且第一及第二介層窗組沿著一第一方向及不同於第一方向之一第二方向輪流排列。第一介層窗組具有朝第一方向延伸之至少兩個第一線型介層窗，而第二介層窗組具有朝第二方向延伸之至少兩個第二線型介層窗，且第一線型介層窗不與第二線型介層窗相交。
    本發明之另一實施例係提供一種金屬介層窗圖案，其具有依矩陣陣列排列之複數第一介層窗組及複數第二介層窗組，且第一及第二介層窗組沿著一第一方向及不同於第一方向之一第二方向輪流排列。第一介層窗組具有朝一第一方向延伸之至少兩個第一線型介層窗，而第二介層窗組具有朝垂直於第一方向之一第二方向延伸之至少兩個第二線型介層窗。第一介層窗組具有三個平行排置的線型介層窗。第二介層窗組具有三個平行排置的線型介層窗。一積體電路係設置於接合墊結構之下方。
    為讓本發明之上述目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

    Abstract in simplified Chinese: 本发明揭示一种接合垫(bond pad)结构，其包括一顶部介层窗(via)图案。顶部介层窗图案具有至少一第一介层窗组以及与其相邻的至少一第二介层窗组。第一介层窗组具有朝一第一方向延伸之至少两个线型介层窗，而第二介层窗组具有朝不同于第一方向之一第二方向延伸之至少两个线型介层窗。第一介层窗组之线型介层窗不与第二介层窗组之线型介层窗相交。 A bond pad structure. The bond pad structure includes a top via pattern having at least one first via group and at least one second via group adjacent to each other. The first via group has at least two line vias extending in a first direction. The second via group has at least two line vias extending in a second direction different from the first direction. The line via of the first via group does not cross the line via of the second via group. 【创作特点】 有鉴于此，本发明之目的在于提供一种用于接合垫结构之顶部介层窗图案，用以避免在线型介层窗相交之处具有不良的覆盖率(coverage)，进而改善可靠度、接合度以及品质控制。 根据上述之目的，本发明之一实施例系提供一种接合垫结构，其包括：一第一金属层、位于第一金属层上方的一第二金属层、位于第一金属层与第二金属层之间的一介电层以及设置于介电层中且电性连接至第一金属层与第二金属层金属介层窗图案。金属介层窗图案具有至少二第一介层窗组以及与其相邻的至少二第二介层窗组，且第一及第二介层窗组沿着一第一方向及不同于第一方向之一第二方向轮流排列。第一介层窗组具有朝第一方向延伸之至少两个第一线型介层窗，而第二介层窗组具有朝第二方向延伸之至少两个第二线型介层窗，且第一线型介层窗不与第二线型介层窗相交。 本发明之另一实施例系提供一种金属介层窗图案，其具有依矩阵数组排列之复数第一介层窗组及复数第二介层窗组，且第一及第二介层窗组沿着一第一方向及不同于第一方向之一第二方向轮流排列。第一介层窗组具有朝一第一方向延伸之至少两个第一线型介层窗，而第二介层窗组具有朝垂直于第一方向之一第二方向延伸之至少两个第二线型介层窗。第一介层窗组具有三个平行排置的线型介层窗。第二介层窗组具有三个平行排置的线型介层窗。一集成电路系设置于接合垫结构之下方。 为让本发明之上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：

    以動態高電壓處理降低不良率的晶片篩選方法
    5.
    发明专利
    以動態高電壓處理降低不良率的晶片篩選方法 有权
    以动态高电压处理降低不良率的芯片筛选方法

    公开(公告)号：TW503499B

    公开(公告)日：2002-09-21

    申请号：TW090112771

    申请日：2001-05-28

    Applicant: 台灣積體電路製造股份有限公司

    Inventor： 曹峻源 ,  薛瑞雲 ,  林育漳

    IPC: H01L

    Abstract: 本發明揭示一種以動態高電壓處理降低不良率的晶片篩選方法，包括下列步驟：首先量測一測試晶片上兩接點之待機電流，以得到一第一電流值Isb1；然後以大於該測試晶片之正常操作電壓的一既定電壓值，施加動態高電壓處理於該測試晶片；最後，重新量測接點之待機電流，以得到一第二電流值Isb2，若第一電流值Isb1與第二電流值 lsb2之差△Isb大於一既定的標準電流值時，則淘汰該測試晶片，否則該測試晶片即為合格晶片。如此，可確實提昇晶片良率，同時並不需花費額外的時間成本。

    Abstract in simplified Chinese: 本发明揭示一种以动态高电压处理降低不良率的芯片筛选方法，包括下列步骤：首先量测一测试芯片上两接点之待机电流，以得到一第一电流值Isb1；然后以大于该测试芯片之正常操作电压的一既定电压值，施加动态高电压处理于该测试芯片；最后，重新量测接点之待机电流，以得到一第二电流值Isb2，若第一电流值Isb1与第二电流值 lsb2之差△Isb大于一既定的标准电流值时，则淘汰该测试芯片，否则该测试芯片即为合格芯片。如此，可确实提升芯片良率，同时并不需花费额外的时间成本。

    無銲墊掀起剝落之積體電路結構
    6.
    实用新型
    無銲墊掀起剝落之積體電路結構 失效
    无焊垫掀起剥落之集成电路结构

    公开(公告)号：TW329984U

    公开(公告)日：1998-04-11

    申请号：TW086208010

    申请日：1996-08-13

    Applicant: 台灣積體電路製造股份有限公司

    Inventor： 吳文騰 ,  劉金鎧 ,  薛瑞雲 ,  謝碧珍

    IPC: H01L

    Abstract: 一種無銲墊掀起剝落之積體電路結構，利用鑽石型介層孔陣列消弭了金屬間介電層的破裂的現象，避免積體電路在包裝過程造成銲墊掀起剝落，昇高積體電路之包裝良率。

    Abstract in simplified Chinese: 一种无焊垫掀起剥落之集成电路结构，利用钻石型介层孔数组消弭了金属间介电层的破裂的现象，避免集成电路在包装过程造成焊垫掀起剥落，升高集成电路之包装良率。

    消除墊上之內金屬介電層裂縫的網狀墊結構及其形成方法
    7.
    发明专利
    消除墊上之內金屬介電層裂縫的網狀墊結構及其形成方法 有权
    消除垫上之内金属介电层裂缝的网状垫结构及其形成方法

    公开(公告)号：TW461033B

    公开(公告)日：2001-10-21

    申请号：TW089125929

    申请日：2000-12-05

    Applicant: 台灣積體電路製造股份有限公司

    Inventor： 劉仲 ,  劉原龍 ,  薛瑞雲

    IPC: H01L

    Abstract: 本發明提出一種消除墊上之內金屬介電層裂縫的網狀墊結構，此結構至少包括：一銲墊區域，位於一半導體基底之導電層上、一絕緣層，位於銲墊區域表面上、複數個開口、位於絕緣層中，其中複數個開口排列成網狀、一第一金屬層，填充於複數個開口中、以及一第二金屬層，位於絕緣層與第一金屬層表面上。

    Abstract in simplified Chinese: 本发明提出一种消除垫上之内金属介电层裂缝的网状垫结构，此结构至少包括：一焊垫区域，位于一半导体基底之导电层上、一绝缘层，位于焊垫区域表面上、复数个开口、位于绝缘层中，其中复数个开口排列成网状、一第一金属层，填充于复数个开口中、以及一第二金属层，位于绝缘层与第一金属层表面上。

    積體電路之靜電放電保護電路的製造方法
    8.
    发明专利
    積體電路之靜電放電保護電路的製造方法 失效
    集成电路之静电放电保护电路的制造方法

    公开(公告)号：TW396584B

    公开(公告)日：2000-07-01

    申请号：TW086111713

    申请日：1997-08-14

    Applicant: 台灣積體電路製造股份有限公司

    Inventor： 薛瑞雲 ,  侯錦珊 ,  吳宜勳 ,  吳林峻

    IPC: H01L

    Abstract: 一種積體電路之靜電放電保護電路的製造方法:先形成場效電晶體的閘氧化層、閘極、源極和汲極於P半導體基板上，接著，形成一層間介電層於整個半導體基板的表面，並在所述N+汲極的上方打開接觸窗，然後，將P+雜質植入所述接觸窗開口的所述汲極與所述半導體基板接面處，以形成一個N+/P+/N+串聯二極體對汲極(butted drain)，最後形成金屬連線。本發明僅在較小面積的接觸窗開口處植入P+型雜質，不但可以降低保護電路的崩潰電壓至2伏特左右，同時更減少了此靜電放電保護電路於靜止狀態的漏電流及接面電容。

    Abstract in simplified Chinese: 一种集成电路之静电放电保护电路的制造方法:先形成场效应管的闸氧化层、闸极、源极和汲极于P半导体基板上，接着，形成一层间介电层于整个半导体基板的表面，并在所述N+汲极的上方打开接触窗，然后，将P+杂质植入所述接触窗开口的所述汲极与所述半导体基板接面处，以形成一个N+/P+/N+串联二极管对汲极(butted drain)，最后形成金属连接。本发明仅在较小面积的接触窗开口处植入P+型杂质，不但可以降低保护电路的崩溃电压至2伏特左右，同时更减少了此静电放电保护电路于静止状态的漏电流及接面电容。

    金屬矽化物製程
    9.
    发明专利
    金屬矽化物製程 有权
    金属硅化物制程

    公开(公告)号：TW434711B

    公开(公告)日：2001-05-16

    申请号：TW089102407

    申请日：2000-02-14

    Applicant: 台灣積體電路製造股份有限公司

    Inventor： 胡楚威 ,  翁俊文 ,  薛瑞雲

    IPC: H01L

    Abstract: 本發明揭露了一種金屬矽化物之製造方法，其利用兩階段形成金屬鈦層，以降低佈植碳原子所需之能量，而避免了暫態加速擴散(TED)、及其所導致的元件缺陷的產生。此製程適用於一具有一金氧半電晶體之半導體矽基板，且該金氧半電晶體具有一閘極、一源極、與一汲極，包括下列步驟：形成一第一金屬層於該半導體矽基板之表面；進行一離子混合佈植，將雜質佈植至該第一金屬層與該半導體矽基板之介面間;形成一第二金屬層於該第一金屬層之表面;進行一熱退火製程以於該閘極、該源極、與該汲極表面形成一金屬矽化物;以及移除該第一、第二金屬層。

    Abstract in simplified Chinese: 本发明揭露了一种金属硅化物之制造方法，其利用两阶段形成金属钛层，以降低布植碳原子所需之能量，而避免了暂态加速扩散(TED)、及其所导致的组件缺陷的产生。此制程适用于一具有一金氧半晶体管之半导体硅基板，且该金氧半晶体管具有一闸极、一源极、与一汲极，包括下列步骤：形成一第一金属层于该半导体硅基板之表面；进行一离子混合布植，将杂质布植至该第一金属层与该半导体硅基板之界面间;形成一第二金属层于该第一金属层之表面;进行一热退火制程以于该闸极、该源极、与该汲极表面形成一金属硅化物;以及移除该第一、第二金属层。

    適用於深次微米技術之雙鑲嵌結構製程
    10.
    发明专利
    適用於深次微米技術之雙鑲嵌結構製程 有权
    适用于深次微米技术之双镶嵌结构制程

    公开(公告)号：TW415024B

    公开(公告)日：2000-12-11

    申请号：TW088103080

    申请日：1999-03-01

    Applicant: 台灣積體電路製造股份有限公司

    Inventor： 胡楚威 ,  翁俊文 ,  薛瑞雲

    IPC: H01L

    Abstract: 本發明乃揭示一種適用於深次微米技術之雙鑲嵌結構製程，其步驟包括:(a)提供一包含有半導體元件之基底;(b)依序形成一個由一第一內金屬介電層、一蝕刻阻絕層以及一第二內金屬介電層所構成之堆疊結構於該基底上;(c)以雙鑲嵌程序定義該堆疊結構，並且在雙鑲嵌結構之預定處形成一貫穿該堆疊結構且露出該基底表面之雙鑲嵌溝渠;(d)在該雙鑲嵌溝渠之側壁形成一絕緣側壁子;(e)依序形成一阻障層以及一金屬層於該第二內金屬介電層表面，並且溝填該雙鑲嵌溝渠;以及(f)去除位在該第二內金屬介電層表面多餘的該阻障層以及該金屬層，形成一由該阻障層和該金屬層所構成之雙鑲嵌結構。

    Abstract in simplified Chinese: 本发明乃揭示一种适用于深次微米技术之双镶嵌结构制程，其步骤包括:(a)提供一包含有半导体组件之基底;(b)依序形成一个由一第一内金属介电层、一蚀刻阻绝层以及一第二内金属介电层所构成之堆栈结构于该基底上;(c)以双镶嵌进程定义该堆栈结构，并且在双镶嵌结构之预定处形成一贯穿该堆栈结构且露出该基底表面之双镶嵌沟渠;(d)在该双镶嵌沟渠之侧壁形成一绝缘侧壁子;(e)依序形成一阻障层以及一金属层于该第二内金属介电层表面，并且沟填该双镶嵌沟渠;以及(f)去除位在该第二内金属介电层表面多余的该阻障层以及该金属层，形成一由该阻障层和该金属层所构成之双镶嵌结构。

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