公开(公告)号：US07687407B2

公开(公告)日：2010-03-30

申请号：US11070593

申请日：2005-03-02

申请人： David G. Farber ,  Brian E. Goodllin ,  Robert Kraft

发明人： David G. Farber ,  Brian E. Goodllin ,  Robert Kraft

IPC分类号： H01L21/302

CPC分类号： H01L21/31116 ,  H01L21/76804 ,  H01L21/76816

摘要： The present invention provides an interconnect structure, a method of manufacture therefore, and a method for manufacturing an integrated circuit including the same. The method for forming the interconnect structure, among other steps, includes subjecting a first portion (510) of a substrate (220) to a first etch process, the first etch process designed to etch at a first entry angle (θ1), and subjecting a second portion (610) of the substrate (220) to a second different etch process, the second different etch process designed to etch at a second lesser entry angle (θ2).

摘要翻译： 本发明提供一种互连结构，因此制造方法，以及一种用于制造包括该互连结构的集成电路的方法。 用于形成互连结构的方法以及其他步骤包括使衬底（220）的第一部分（510）经受第一蚀刻工艺，第一蚀刻工艺被设计为以第一入射角（θ; 1）蚀刻， 以及对所述衬底（220）的第二部分（610）进行第二不同蚀刻工艺，所述第二不同蚀刻工艺被设计成以第二较小入射角（θ; 2）蚀刻。

公开(公告)号：US06780756B1

公开(公告)日：2004-08-24

申请号：US10375996

申请日：2003-02-28

申请人： David G. Farber ,  Ting Tsui ,  Robert Kraft ,  Craig Huffman

发明人： David G. Farber ,  Ting Tsui ,  Robert Kraft ,  Craig Huffman

IPC分类号： H01L214763

CPC分类号： H01L21/76829

摘要： An embodiment of the invention is a metal layer 14 of a back-end module 6 where the height of the interconnects 17 is greater than the height of the dielectric regions 20. Another embodiment of the invention is a method of fabricating a semiconductor wafer 4 where the height of the interconnects 17 is greater than the height of the dielectric regions 20.

摘要翻译： 本发明的一个实施例是后端模块6的金属层14，其中互连件17的高度大于电介质区域20的高度。本发明的另一实施例是制造半导体晶片4的方法，其中 互连17的高度大于电介质区域20的高度。

公开(公告)号：US20130210062A1

公开(公告)日：2013-08-15

申请号：US13639541

申请日：2011-04-08

申请人： Linda L. Restifo ,  Robert Kraft

发明人： Linda L. Restifo ,  Robert Kraft

IPC分类号： C12Q1/02

CPC分类号： C12Q1/025 ,  G01N33/5058

摘要： The present invention provides neurotoxicity and developmental neurotoxicity screening methods employing primary cultured neurons from Drosophila.

摘要翻译： 本发明提供了使用来自果蝇的原代培养神经元的神经毒性和发育性神经毒性筛选方法。

公开(公告)号：US07341941B2

公开(公告)日：2008-03-11

申请号：US11207493

申请日：2005-08-19

申请人： Ting Y. Tsui ,  Jeannette M. Jacques ,  Robert Kraft ,  Ping Jiang

发明人： Ting Y. Tsui ,  Jeannette M. Jacques ,  Robert Kraft ,  Ping Jiang

IPC分类号： H01L21/4763

CPC分类号： H01L21/76825 ,  H01L21/76807

摘要： A semiconductor device is fabricated with energy based process(es) that alter etch rates for dielectric layers within damascene processes. A first interconnect layer is formed over a semiconductor body. A first dielectric layer is formed over the first interconnect layer. An etch rate of the first dielectric layer is altered. A second dielectric layer is formed on the first dielectric layer. An etch rate of the second dielectric layer is then altered. A trench etch is performed to form a trench cavity within the second dielectric layer. A via etch is performed to form a via cavity within the first dielectric layer. The cavities are filled with conductive material and then planarized to remove excess fill material.

摘要翻译： 用基于能量的工艺制造半导体器件，其改变镶嵌工艺内的电介质层的蚀刻速率。 第一互连层形成在半导体本体上。 第一介电层形成在第一互连层上。 改变第一介电层的蚀刻速率。 在第一电介质层上形成第二电介质层。 然后改变第二电介质层的蚀刻速率。 执行沟槽蚀刻以在第二介电层内形成沟槽。 执行通孔蚀刻以在第一介电层内形成通孔腔。 空腔填充有导电材料，然后平坦化以除去多余的填充材料。

公开(公告)号：US20080014739A1

公开(公告)日：2008-01-17

申请号：US11475924

申请日：2006-06-28

申请人： Laura M. Matz ,  Asad Haider ,  Robert Kraft

发明人： Laura M. Matz ,  Asad Haider ,  Robert Kraft

IPC分类号： H01L21/4763 ,  H01L23/52 ,  H01L23/48 ,  H01L29/40

CPC分类号： H01L23/53295 ,  H01L21/76832 ,  H01L21/76834 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

摘要： In accordance with the invention, there are semiconductor devices and methods for making semiconductor devices and film stacks in an integrated circuits. The method of making a semiconductor device can comprise forming a semiconductor structure comprising at least one copper interconnect, forming an etch stop bi-layer comprising a first layer and a second layer, wherein the first layer comprising silicon nitride is disposed over the semiconductor structure comprising at least one copper interconnect, and the second layer comprising silicon oxy-carbide is disposed over the first layer, and depositing a dielectric layer over the etch stop bi-layer.

摘要翻译： 根据本发明，存在用于在集成电路中制造半导体器件和薄膜叠层的半导体器件和方法。 制造半导体器件的方法可以包括形成包括至少一个铜互连的半导体结构，形成包括第一层和第二层的蚀刻停止双层，其中包含氮化硅的第一层设置在半导体结构之上，包括 至少一个铜互连，并且包含碳化硅碳的第二层设置在第一层之上，并且在蚀刻停止双层上沉积介电层。

公开(公告)号：US20070298521A1

公开(公告)日：2007-12-27

申请号：US11669759

申请日：2007-01-31

申请人： Yaw S. Obeng ,  Kezhakkedath R. Udayakumar ,  Scott Robert Summerfelt ,  Sanjeev Aggarwal ,  Francis Gabriel Celii ,  Lindsey H. Hall ,  Robert Kraft ,  Theodore S. Moise

发明人： Yaw S. Obeng ,  Kezhakkedath R. Udayakumar ,  Scott Robert Summerfelt ,  Sanjeev Aggarwal ,  Francis Gabriel Celii ,  Lindsey H. Hall ,  Robert Kraft ,  Theodore S. Moise

IPC分类号： H01L21/00

CPC分类号： H01L21/02071 ,  H01L21/02129 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02175 ,  H01L21/022 ,  H01L21/02263 ,  H01L21/31683 ,  H01L28/55 ,  H01L28/65

摘要： A method of manufacturing a semiconductor device is presented. In one aspect, the method comprises forming conductive and ferroelectric material layers on a semiconductor substrate. The material layers are patterned to form electrodes and a ferroelectric layer of a ferroelectric capacitor, wherein a conductive noble metal-containing polymer is generated on sidewalls of the ferroelectric capacitor. The method also comprises converting the conductive noble metal-containing polymer into a non-conducting metal oxide. Converting includes forming a water-soluble metal salt from the conductive noble metal-containing polymer and reacting the water-soluble metal salt with an acqueous acidic solution to form a metal hydroxide. Converting also includes oxidizing the metal hydroxide to form the non-conducting metal oxide.

摘要翻译： 提出了制造半导体器件的方法。 一方面，该方法包括在半导体衬底上形成导电和铁电材料层。 图案化材料层以形成铁电电容器的电极和铁电层，其中在铁电电容器的侧壁上产生导电的含贵金属的聚合物。 该方法还包括将含导电贵金属的聚合物转化为非导电金属氧化物。 转化包括从含导电贵金属的聚合物形成水溶性金属盐，并使水溶性金属盐与酸性水溶液反应，形成金属氢氧化物。 转化还包括氧化金属氢氧化物以形成非导电金属氧化物。

公开(公告)号：US07282436B2

公开(公告)日：2007-10-16

申请号：US10843957

申请日：2004-05-11

申请人： Ping Jiang ,  Hyesook Hong ,  Ting Yiu Tsui ,  Robert Kraft

发明人： Ping Jiang ,  Hyesook Hong ,  Ting Yiu Tsui ,  Robert Kraft

IPC分类号： H01L21/4763

CPC分类号： H01L21/02123 ,  H01L21/0234 ,  H01L21/3105 ,  H01L21/316 ,  H01L21/76807 ,  H01L21/76808

摘要： An embodiment of the invention is a method of manufacturing a semiconductor wafer. The method includes depositing spin-on-glass material over the semiconductor wafer (step 208), modifying a top surface of the spin-on glass material to form a SiO2 layer (step 210), applying a vapor prime (step 212), forming a photoresist layer over the spin-on-glass material (step 214), patterning the photoresist layer (step 214), and then etching the semiconductor wafer (step 216). Another embodiment of the invention is a method of manufacturing a dual damascene back-end layer on a semiconductor wafer. The method includes depositing spin-on-glass material over the dielectric layer and within the via holes (step 208), modifying a top surface of the spin-on glass material to form a SiO2 layer (step 210), applying a vapor prime (step 212), forming a photoresist layer over said spin-on-glass material (step 214), patterning the photoresist layer (step 214), and etching trench spaces (step 216).

摘要翻译： 本发明的一个实施例是制造半导体晶片的方法。 该方法包括在半导体晶片上沉积旋涂玻璃材料（步骤208），修饰旋涂玻璃材料的顶表面以形成SiO 2层（步骤210），施加 蒸发（步骤212），在旋涂玻璃材料上形成光致抗蚀剂层（步骤214），图案化光致抗蚀剂层（步骤214），然后蚀刻半导体晶片（步骤216）。 本发明的另一实施例是在半导体晶片上制造双镶嵌后端层的方法。 该方法包括在电介质层上和通孔内沉积旋涂玻璃材料（步骤208），修饰旋涂玻璃材料的顶表面以形成SiO 2层（步骤 （步骤212），在所述旋涂玻璃材料上形成光致抗蚀剂层（步骤214），图案化光致抗蚀剂层（步骤214）和蚀刻沟槽空间（步骤216）。

公开(公告)号：US20070105368A1

公开(公告)日：2007-05-10

申请号：US11268036

申请日：2005-11-07

申请人： Ting Tsui ,  Andrew McKerrow ,  Haowen Bu ,  Robert Kraft

发明人： Ting Tsui ,  Andrew McKerrow ,  Haowen Bu ,  Robert Kraft

IPC分类号： H01L21/469

CPC分类号： H01L21/823807 ,  H01L21/3105 ,  H01L21/3148 ,  H01L21/3185 ,  H01L21/823864

摘要： The present invention, in one embodiment, provides a method of fabricating a microelectronics device 200. This embodiment comprises forming a liner 310 over a substrate 210 and a gate structure 230, subjecting the liner 310 to an electron beam 405 and depositing a pre-metal dielectric layer 415 over the liner 310.

摘要翻译： 本发明在一个实施例中提供了一种制造微电子器件200的方法。 该实施例包括在衬底210和栅极结构230上形成衬垫310，使衬垫310经受电子束405并在衬垫310上沉积预金属介电层415。

公开(公告)号：US06620560B2

公开(公告)日：2003-09-16

申请号：US09975109

申请日：2001-10-11

申请人： Ping Jiang ,  Guoqiang Xing ,  Andrew J. McKerrow ,  Robert Kraft ,  Hyesook Hong

发明人： Ping Jiang ,  Guoqiang Xing ,  Andrew J. McKerrow ,  Robert Kraft ,  Hyesook Hong

IPC分类号： H01L21302

CPC分类号： H01L21/76835 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/76808 ,  H01L21/76826

摘要： Plasma treating a low-k dielectric layer (104) using an oxidation reaction (e.g., O2) to improve patterning. Resist poisoning occurs due to an interaction between low-k films (104), such as OSG, and DUV resist (130, 132). The plasma treatment is performed to either pretreat a low-k dielectric (104) before forming the pattern (130, 132), during a rework of the pattern (130, 132), or between via and trench patterning to reduce resist poisoning.

公开(公告)号：US07939400B2

公开(公告)日：2011-05-10

申请号：US12235766

申请日：2008-09-23

申请人： Ting Tsui ,  Satyavolu S. Papa Rao ,  Haowen Bu ,  Robert Kraft

发明人： Ting Tsui ,  Satyavolu S. Papa Rao ,  Haowen Bu ,  Robert Kraft

IPC分类号： H01L21/8238

CPC分类号： H01L21/76829 ,  H01L21/76825 ,  H01L21/823807 ,  H01L21/823828

摘要： The present invention facilitates semiconductor fabrication by providing methods of fabrication that selectively apply strain to multiple regions of a semiconductor device. A semiconductor device having one or more regions is provided (102). A strain inducing liner is formed over the semiconductor device (104). A selection mechanism, such as a layer of photoresist or UV reflective coating is applied to the semiconductor device to select a region (106). The selected region is treated with a stress altering treatment that alters a type and/or magnitude of stress produced by the selected region (108).

摘要翻译： 本发明通过提供选择性地将应变应用于半导体器件的多个区域的制造方法来促进半导体制造。 提供具有一个或多个区域的半导体器件（102）。 应变诱导衬垫形成在半导体器件（104）上。 将诸如光致抗蚀剂层或UV反射涂层的选择机构施加到半导体器件以选择区域（106）。 选择的区域用改变由选定区域（108）产生的应力的类型和/或大小的应力改变处理来处理。