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    Plasma treatment for silicon-based dielectrics
    1.
    发明授权
    Plasma treatment for silicon-based dielectrics 有权
    硅基电介质的等离子体处理

    公开(公告)号：US07282436B2

    公开(公告)日：2007-10-16

    申请号：US10843957

    申请日：2004-05-11

    申请人： Ping Jiang ,  Hyesook Hong ,  Ting Yiu Tsui ,  Robert Kraft

    发明人： Ping Jiang ,  Hyesook Hong ,  Ting Yiu Tsui ,  Robert Kraft

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/02123 ,  H01L21/0234 ,  H01L21/3105 ,  H01L21/316 ,  H01L21/76807 ,  H01L21/76808

    摘要： An embodiment of the invention is a method of manufacturing a semiconductor wafer. The method includes depositing spin-on-glass material over the semiconductor wafer (step 208), modifying a top surface of the spin-on glass material to form a SiO2 layer (step 210), applying a vapor prime (step 212), forming a photoresist layer over the spin-on-glass material (step 214), patterning the photoresist layer (step 214), and then etching the semiconductor wafer (step 216). Another embodiment of the invention is a method of manufacturing a dual damascene back-end layer on a semiconductor wafer. The method includes depositing spin-on-glass material over the dielectric layer and within the via holes (step 208), modifying a top surface of the spin-on glass material to form a SiO2 layer (step 210), applying a vapor prime (step 212), forming a photoresist layer over said spin-on-glass material (step 214), patterning the photoresist layer (step 214), and etching trench spaces (step 216).

    摘要翻译： 本发明的一个实施例是制造半导体晶片的方法。 该方法包括在半导体晶片上沉积旋涂玻璃材料（步骤208），修饰旋涂玻璃材料的顶表面以形成SiO 2层（步骤210），施加 蒸发（步骤212），在旋涂玻璃材料上形成光致抗蚀剂层（步骤214），图案化光致抗蚀剂层（步骤214），然后蚀刻半导体晶片（步骤216）。 本发明的另一实施例是在半导体晶片上制造双镶嵌后端层的方法。 该方法包括在电介质层上和通孔内沉积旋涂玻璃材料（步骤208），修饰旋涂玻璃材料的顶表面以形成SiO 2层（步骤 （步骤212），在所述旋涂玻璃材料上形成光致抗蚀剂层（步骤214），图案化光致抗蚀剂层（步骤214）和蚀刻沟槽空间（步骤216）。

    Plasma treatment for silicon-based dielectrics
    2.
    发明申请
    Plasma treatment for silicon-based dielectrics 有权
    硅基电介质的等离子体处理

    公开(公告)号：US20050255687A1

    公开(公告)日：2005-11-17

    申请号：US10843957

    申请日：2004-05-11

    申请人： Ping Jiang ,  Hyesook Hong ,  Ting Tsui ,  Robert Kraft

    发明人： Ping Jiang ,  Hyesook Hong ,  Ting Tsui ,  Robert Kraft

    IPC分类号： H01L21/31 ,  H01L21/3105 ,  H01L21/316 ,  H01L21/4763 ,  H01L21/768

    CPC分类号： H01L21/02123 ,  H01L21/0234 ,  H01L21/3105 ,  H01L21/316 ,  H01L21/76807 ,  H01L21/76808

    摘要： An embodiment of the invention is a method of manufacturing a semiconductor wafer. The method includes depositing spin-on-glass material over the semiconductor wafer (step 208), modifying a top surface of the spin-on glass material to form a SiO2 layer (step 210), applying a vapor prime (step 212), forming a photoresist layer over the spin-on-glass material (step 214), patterning the photoresist layer (step 214), and then etching the semiconductor wafer (step 216). Another embodiment of the invention is a method of manufacturing a dual damascene back-end layer on a semiconductor wafer. The method includes depositing spin-on-glass material over the dielectric layer and within the via holes (step 208), modifying a top surface of the spin-on glass material to form a SiO2 layer (step 210), applying a vapor prime (step 212), forming a photoresist layer over said spin-on-glass material (step 214), patterning the photoresist layer (step 214), and etching trench spaces (step 216).

    摘要翻译： 本发明的一个实施例是制造半导体晶片的方法。 该方法包括在半导体晶片上沉积旋涂玻璃材料（步骤208），修饰旋涂玻璃材料的顶表面以形成SiO 2层（步骤210），施加 蒸发（步骤212），在旋涂玻璃材料上形成光致抗蚀剂层（步骤214），图案化光致抗蚀剂层（步骤214），然后蚀刻半导体晶片（步骤216）。 本发明的另一实施例是在半导体晶片上制造双镶嵌后端层的方法。 该方法包括在电介质层上和通孔内沉积旋涂玻璃材料（步骤208），修饰旋涂玻璃材料的顶表面以形成SiO 2层（步骤 （步骤212），在所述旋涂玻璃材料上形成光致抗蚀剂层（步骤214），图案化光致抗蚀剂层（步骤214）和蚀刻沟槽空间（步骤216）。

    Methods to facilitate etch uniformity and selectivity
    4.
    发明授权
    Methods to facilitate etch uniformity and selectivity 有权
    促进蚀刻均匀性和选择性的方法

    公开(公告)号：US07341941B2

    公开(公告)日：2008-03-11

    申请号：US11207493

    申请日：2005-08-19

    申请人： Ting Y. Tsui ,  Jeannette M. Jacques ,  Robert Kraft ,  Ping Jiang

    发明人： Ting Y. Tsui ,  Jeannette M. Jacques ,  Robert Kraft ,  Ping Jiang

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/76825 ,  H01L21/76807

    摘要： A semiconductor device is fabricated with energy based process(es) that alter etch rates for dielectric layers within damascene processes. A first interconnect layer is formed over a semiconductor body. A first dielectric layer is formed over the first interconnect layer. An etch rate of the first dielectric layer is altered. A second dielectric layer is formed on the first dielectric layer. An etch rate of the second dielectric layer is then altered. A trench etch is performed to form a trench cavity within the second dielectric layer. A via etch is performed to form a via cavity within the first dielectric layer. The cavities are filled with conductive material and then planarized to remove excess fill material.

    摘要翻译： 用基于能量的工艺制造半导体器件，其改变镶嵌工艺内的电介质层的蚀刻速率。 第一互连层形成在半导体本体上。 第一介电层形成在第一互连层上。 改变第一介电层的蚀刻速率。 在第一电介质层上形成第二电介质层。 然后改变第二电介质层的蚀刻速率。 执行沟槽蚀刻以在第二介电层内形成沟槽。 执行通孔蚀刻以在第一介电层内形成通孔腔。 空腔填充有导电材料，然后平坦化以除去多余的填充材料。

    BARC etch comprising a selective etch chemistry and a high polymerizing gas for CD control
    5.
    发明授权
    BARC etch comprising a selective etch chemistry and a high polymerizing gas for CD control 有权
    BARC蚀刻包括选择性蚀刻化学和用于CD控制的高聚合气体

    公开(公告)号：US06900123B2

    公开(公告)日：2005-05-31

    申请号：US10393317

    申请日：2003-03-20

    申请人： Ping Jiang ,  Robert Kraft ,  Mark Somervell

    发明人： Ping Jiang ,  Robert Kraft ,  Mark Somervell

    IPC分类号： H01L21/3065 ,  H01L21/027 ,  H01L21/033 ,  H01L21/311 ,  H01L21/768 ,  H01L21/4763

    CPC分类号： H01L21/76808 ,  H01L21/0276 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/31144

    摘要： A BARC etch comprises a selective etch chemistry in combination with a high-polymerizing gas for CD control. The BARC etch may be used in a via-first dual damascene method. After via (116) pattern and etch, a thick BARC layer (120) is deposited to fill the via (116) and coat the IMD (110). A trench resist pattern (125) is formed over the BARC layer (120). Then, the exposed portion of BARC (120) over the IMD (110) is etched using a high-polymerizing gas added to a selective etch chemistry. The more polymerizing gas passivates the trench resist (125) sidewall to preserve or improve the trench CD. During the main trench etch, portions of BARC (120) remain in the via to protect the etch-stop (104) at the bottom of the via (116).

    摘要翻译： BARC蚀刻包括与用于CD控制的高聚合气体组合的选择性蚀刻化学。 BARC蚀刻可以以通孔 - 第一双镶嵌方法使用。 在经过（116）图案和蚀刻之后，沉积厚的BARC层（120）以填充通孔（116）并涂覆IMD（110）。 在BARC层（120）之上形成沟槽抗蚀剂图案（125）。 然后，使用添加到选择性蚀刻化学品的高聚合气体来蚀刻在IMD（110）上的BARC（120）的暴露部分。 更多的聚合气体钝化沟槽抗蚀剂（125）侧壁以保留或改善沟槽CD。 在主沟槽蚀刻期间，BARC（120）的部分保留在通孔中，以保护通孔（116）底部的蚀刻停止（104）。

    Methods to facilitate etch uniformity and selectivity
    6.
    发明申请
    Methods to facilitate etch uniformity and selectivity 有权
    促进蚀刻均匀性和选择性的方法

    公开(公告)号：US20070042599A1

    公开(公告)日：2007-02-22

    申请号：US11207493

    申请日：2005-08-19

    申请人： Ting Tsui ,  Jeannette Jacques ,  Robert Kraft ,  Ping Jiang

    发明人： Ting Tsui ,  Jeannette Jacques ,  Robert Kraft ,  Ping Jiang

    IPC分类号： H01L21/4763

    CPC分类号： H01L21/76825 ,  H01L21/76807

    摘要： A semiconductor device is fabricated with energy based process(es) that alter etch rates for dielectric layers within damascene processes. A first interconnect layer is formed over a semiconductor body. A first dielectric layer is formed over the first interconnect layer. An etch rate of the first dielectric layer is altered. A second dielectric layer is formed on the first dielectric layer. An etch rate of the second dielectric layer is then altered. A trench etch is performed to form a trench cavity within the second dielectric layer. A via etch is performed to form a via cavity within the first dielectric layer. The cavities are filled with conductive material and then planarized to remove excess fill material.

    摘要翻译： 用基于能量的工艺制造半导体器件，其改变镶嵌工艺内的电介质层的蚀刻速率。 第一互连层形成在半导体本体上。 第一介电层形成在第一互连层上。 改变第一介电层的蚀刻速率。 在第一电介质层上形成第二电介质层。 然后改变第二电介质层的蚀刻速率。 执行沟槽蚀刻以在第二介电层内形成沟槽。 执行通孔蚀刻以在第一介电层内形成通孔腔。 空腔填充有导电材料，然后平坦化以除去多余的填充材料。

    In-situ etch-stop etch and ashing in association with damascene processing in forming semiconductor interconnect structures
    7.
    发明申请
    In-situ etch-stop etch and ashing in association with damascene processing in forming semiconductor interconnect structures 审中-公开
    在形成半导体互连结构中与镶嵌加工相关联的原位蚀刻停止蚀刻和灰化

    公开(公告)号：US20050245074A1

    公开(公告)日：2005-11-03

    申请号：US10834436

    申请日：2004-04-29

    申请人： Ping Jiang ,  Robert Kraft

    发明人： Ping Jiang ,  Robert Kraft

    IPC分类号： H01L21/4763 ,  H01L21/768

    CPC分类号： H01L21/76808 ,  H01L21/76807

    摘要： One or more aspects of the subject disclosure pertain to forming single or dual damascene interconnect structures in the fabrication of semiconductor devices. The interconnect structures are formed in manners that mitigate one or more adverse effects associated with conventional techniques. One or more aspects of the invention may be employed, for example, to facilitate better via critical dimension (CD) control, improve selectivity of etch-stop layer to inter layer dielectric (ILD) and/or intra-metal dielectric (IMD) material, and/or to simplify and make the fabrication process more efficient and/or cost effective.

    摘要翻译： 本公开内容的一个或多个方面涉及在半导体器件的制造中形成单镶嵌或双镶嵌互连结构。 互连结构以减轻与常规技术相关的一个或多个不利影响的方式形成。 本发明的一个或多个方面可用于例如促进更好的通过临界尺寸（CD）控制，提高蚀刻停止层对层间电介质（ILD）和/或金属间电介质（IMD）材料的选择性 ，和/或简化并使制造过程更有效和/或成本有效。

    Silicon nitride/oxygen doped silicon carbide etch stop bi-layer for improved interconnect reliability
    10.
    发明申请
    Silicon nitride/oxygen doped silicon carbide etch stop bi-layer for improved interconnect reliability 审中-公开
    氮化硅/氧掺杂碳化硅蚀刻停止双层以提高互连可靠性

    公开(公告)号：US20080014739A1

    公开(公告)日：2008-01-17

    申请号：US11475924

    申请日：2006-06-28

    申请人： Laura M. Matz ,  Asad Haider ,  Robert Kraft

    发明人： Laura M. Matz ,  Asad Haider ,  Robert Kraft

    IPC分类号： H01L21/4763 ,  H01L23/52 ,  H01L23/48 ,  H01L29/40

    CPC分类号： H01L23/53295 ,  H01L21/76832 ,  H01L21/76834 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

    摘要： In accordance with the invention, there are semiconductor devices and methods for making semiconductor devices and film stacks in an integrated circuits. The method of making a semiconductor device can comprise forming a semiconductor structure comprising at least one copper interconnect, forming an etch stop bi-layer comprising a first layer and a second layer, wherein the first layer comprising silicon nitride is disposed over the semiconductor structure comprising at least one copper interconnect, and the second layer comprising silicon oxy-carbide is disposed over the first layer, and depositing a dielectric layer over the etch stop bi-layer.

    摘要翻译： 根据本发明，存在用于在集成电路中制造半导体器件和薄膜叠层的半导体器件和方法。 制造半导体器件的方法可以包括形成包括至少一个铜互连的半导体结构，形成包括第一层和第二层的蚀刻停止双层，其中包含氮化硅的第一层设置在半导体结构之上，包括 至少一个铜互连，并且包含碳化硅碳的第二层设置在第一层之上，并且在蚀刻停止双层上沉积介电层。