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    Memory cell without halo implant
    97.
    发明申请
    Memory cell without halo implant 失效
    无光晕植入的记忆细胞

    公开(公告)号：US20050145935A1

    公开(公告)日：2005-07-07

    申请号：US10750566

    申请日：2003-12-31

    申请人： Ali Keshavarzi ,  Stephen Tang ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad Khellah ,  Yibin Ye ,  Shih-Lien Lu ,  Vivek De

    发明人： Ali Keshavarzi ,  Stephen Tang ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad Khellah ,  Yibin Ye ,  Shih-Lien Lu ,  Vivek De

    IPC分类号： G11C11/404 ,  H01L21/8239 ,  H01L27/02 ,  H01L27/105 ,  H01L27/108 ,  H01L29/76

    CPC分类号： G11C11/404 ,  G11C2211/4016 ,  H01L27/0207 ,  H01L27/0214 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/108

    摘要： Some embodiments provide a memory cell comprising a body region doped with charge carriers of a first type, a source region disposed in the body region and doped with charge carriers of a second type, and a drain region disposed in the body region and doped with charge carriers of the second type. According to some embodiments, the body region, the source region, and the drain region are oriented in a first direction, the body region and the source region form a first junction, and the body region and the drain region form a second junction. Moreover, a conductivity of the first junction from the body region to the source region in a case that the first junction is unbiased is substantially less than a conductivity of the second junction from the body region to the drain region in a case that the second junction is unbiased. Some embodiments further include a transistor oriented in a second direction, wherein the second direction is not parallel to the first direction.

    摘要翻译： 一些实施例提供一种存储单元，其包括掺杂有第一类型的电荷载体的体区，设置在体区中的源极区，并掺杂有第二类型的电荷载流子，以及设置在体区中的掺杂电荷 第二种载体。 根据一些实施例，身体区域，源区域和漏极区域在第一方向上定向，身体区域和源区域形成第一结，并且体区域和漏区域形成第二结。 此外，在第一结无偏置的情况下，从体区到源极区的第一结的导电率基本上小于从体区到漏区的第二结的导电率，在第二结 是不偏不倚的 一些实施例还包括在第二方向上取向的晶体管，其中第二方向不平行于第一方向。

    SRAM bit-line reduction
    98.
    发明授权
    SRAM bit-line reduction 失效
    SRAM位线减少

    公开(公告)号：US06909652B2

    公开(公告)日：2005-06-21

    申请号：US10305753

    申请日：2002-11-26

    申请人： Yibin Ye ,  Dinesh Somasekhar ,  Muhammad M. Khellah ,  Vivek K. De

    发明人： Yibin Ye ,  Dinesh Somasekhar ,  Muhammad M. Khellah ,  Vivek K. De

    IPC分类号： G11C7/12 ,  G11C11/412 ,  G11C7/00

    CPC分类号： G11C7/12 ,  G11C11/412

    摘要： A SRAM with reduced subthreshold leakage current, the SRAM including a pMOSFET with its gate at VSS and its source at VCC, and a diode-connected pMOSFET with its source at VCC, where the drains of the pMOSFET and the diode-connected pMOSFET are connected together to provide a voltage VCCL, where VSS

    摘要翻译： 具有降低的亚阈值漏电流的SRAM，SRAM包括其栅极为V SS的pMOSFET及其源极为V CC，以及二极管连接的pMOSFET，其源极为 其中pMOSFET和二极管连接的pMOSFET的漏极连接在一起，以提供一个电压V CCL，其中V SS SS < CCL CC 。 二极管连接的pMOSFET的β基本上大于pMOSFET的β。 在读取操作期间，与每个存储器单元相关联的字线被驱动到电压-V EE EE，其中-V SS和/ CCL <=> CC CCL 。 每个存储单元具有交叉耦合的反相器以存储数据位，其中交叉耦合的反相器具有其源极为V CCL 的pMOSFET。

    Systolic memory arrays
    99.
    发明申请
    Systolic memory arrays 有权
    收缩记忆阵列

    公开(公告)号：US20050114618A1

    公开(公告)日：2005-05-26

    申请号：US10721178

    申请日：2003-11-26

    申请人： Shih-Lien Lu ,  Dinesh Somasekhar ,  Yibin Ye

    发明人： Shih-Lien Lu ,  Dinesh Somasekhar ,  Yibin Ye

    IPC分类号： G06F12/00 ,  G06F13/16 ,  G11C7/10

    CPC分类号： G11C7/1039 ,  G06F13/1615 ,  G06F2212/271 ,  G11C7/10

    摘要： A short latency and high bandwidth memory includes a systolic memory that is sub-divided into a plurality of memory arrays, including banks and pipelines that access these banks. Shorter latency and faster performance is achieved with this memory, because each bank is smaller in size and is accessed more rapidly. A high throughput rate is accomplished because of the pipelining. Memory is accessed at the pipeline frequency with the proposed read and write mechanism. Design complexity is reduced because each bank within the memory is the same and repeated. The memory array size is re-configured and organized to fit within desired size and area parameters.

    摘要翻译： 短暂的延迟和高带宽存储器包括细分为多个存储器阵列的收缩记忆体，包括存储这些存储体的存储体和管线。 由于每个存储体的尺寸较小，访问速度更快，因此可以实现更短的延迟和更快的性能。 由于流水线而实现了高吞吐量。 使用提出的读写机制，在流水线频率处访问存储器。 存储器中的每个存储单元都相同并重复，因此减少了设计复杂度。 重新配置和组织存储器阵列大小以适应所需的大小和面积参数。