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    Multilayer printed circuit board with placebo vias for controlling interconnect skew
    14.
    发明授权
    Multilayer printed circuit board with placebo vias for controlling interconnect skew 失效
    带安慰剂通孔的多层印刷电路板，用于控制互连偏移

    公开(公告)号：US06362973B1

    公开(公告)日：2002-03-26

    申请号：US09524627

    申请日：2000-03-14

    申请人： Michael W. Leddige ,  Bryce D. Horine

    发明人： Michael W. Leddige ,  Bryce D. Horine

    IPC分类号： H05K102

    CPC分类号： H05K1/0248 ,  H05K1/025 ,  H05K1/115 ,  H05K3/429 ,  H05K2201/044 ,  H05K2201/09718 ,  H05K2201/09781

    摘要： A multi-layer printed circuit board that includes a first layer and a second layer that have first and second signal traces, respectively. The multi-layer printed circuit board includes a via that couples a signal transmitting component to the second signal trace and a throttling member, which is coupled to the first signal trace. The throttling member reduces the speed at which a first signal routed over the first signal trace travels when compared to the speed at which that signal would have traveled had the throttling member been absent.

    摘要翻译： 一种多层印刷电路板，包括分别具有第一和第二信号迹线的第一层和第二层。 多层印刷电路板包括将信号传输部件耦合到第二信号迹线的通孔和耦合到第一信号迹线的节流部件。 当节流构件不存在节流构件时，与第一信号路线路由的第一信号相比，该信号将要行进的速度降低。

    Termination cards and systems therefore
    15.
    发明授权
    Termination cards and systems therefore 有权
    因此终止卡和系统

    公开(公告)号：US06674648B2

    公开(公告)日：2004-01-06

    申请号：US09911754

    申请日：2001-07-23

    申请人： James A. McCall ,  Bryce D. Horine ,  Hing Thomas Y. To

    发明人： James A. McCall ,  Bryce D. Horine ,  Hing Thomas Y. To

    IPC分类号： H05K706

    CPC分类号： H05K1/14 ,  G11C5/04 ,  G11C5/063 ,  H05K1/0246 ,  H05K1/117 ,  H05K1/141 ,  H05K2201/044 ,  H05K2201/09254 ,  H05K2201/10022

    摘要： In some embodiments, the invention includes a termination card having a substrate having groups of fingers on a first side of the substrate and groups of fingers on a second side of the substrate and wherein some of the groups of fingers on the first side and some of the groups of fingers on the second side are connected through module connectors, and others of the groups of fingers on the first side are coupled to on module terminations on the first side.

    摘要翻译： 在一些实施例中，本发明包括终端卡，其具有在基板的第一侧上具有指状物组的基板和在基板的第二侧上的指状物组，并且其中在第一侧上的一些指状物组 第二侧上的指状物组通过模块连接器连接，并且第一侧上的另一组手指连接到第一侧的模块终端上。

    Method and apparatus for implementing multiple memory buses on a memory module
    16.
    发明授权
    Method and apparatus for implementing multiple memory buses on a memory module 有权
    用于在存储器模块上实现多个存储器总线的方法和装置

    公开(公告)号：US06587912B2

    公开(公告)日：2003-07-01

    申请号：US09163860

    申请日：1998-09-30

    申请人： Michael W. Leddige ,  Bryce D. Horine ,  Randy Bonella ,  Peter D. MacWilliams

    发明人： Michael W. Leddige ,  Bryce D. Horine ,  Randy Bonella ,  Peter D. MacWilliams

    IPC分类号： G06F1200

    CPC分类号： G06F13/4256

    摘要： A computer system memory module includes a bi-directional repeater hub that in a first direction takes as an input a memory bus signal in a first port, regenerates the memory signals, and outputs the regenerated memory signal at a second port as at least one separate signal for coupling to a memory bus for each of the regenerated separate signals. In a second direction, the bi-directional repeater hub takes as input at least one memory bus signal at the second port, regenerates each input memory bus signal, and outputs the regenerated memory signal at the first port for coupling to a memory bus.

    摘要翻译： 计算机系统存储器模块包括双向中继器集线器，其在第一方向上将第一端口中的存储器总线信号作为输入，再生存储器信号，并将第二端口处的再生存储器信号作为至少一个单独的 信号，用于耦合到存储器总线，用于每个再生的分离信号。 在第二方向上，双向中继器集线器将第二端口处的至少一个存储器总线信号作为输入，再生每个输入存储器总线信号，并在第一端口处输出再生的存储器信号以耦合到存储器总线。

    Method and apparatus for matched length routing of back-to-back package placement
    17.
    发明授权
    Method and apparatus for matched length routing of back-to-back package placement 失效
    背对背封装放置匹配长度布线的方法和装置

    公开(公告)号：US06353539B1

    公开(公告)日：2002-03-05

    申请号：US09120517

    申请日：1998-07-21

    申请人： Bryce D. Horine ,  Michael W. Leddige

    发明人： Bryce D. Horine ,  Michael W. Leddige

    IPC分类号： H05K702

    CPC分类号： H05K1/0248 ,  H05K1/025 ,  H05K1/181 ,  H05K2201/09263 ,  H05K2201/09781 ,  H05K2201/10159 ,  H05K2201/10545

    摘要： A printed circuit board includes a first component mounted on a first side of the printed circuit board. A second component has an identical pin-out as the first component. The second component is mounted on a second side of the printed circuit board. A first signal line connects a first landpad coupled to a first contact on the first component with a second landpad coupled to a corresponding first contact on the second component. A second signal line connects a third landpad coupled to a second contact on the first component with a fourth land pad coupled to a corresponding second contact on the second component. The first signal line has is equal in length to the second signal line.

    摘要翻译： 印刷电路板包括安装在印刷电路板的第一侧上的第一部件。 第二个组件具有与第一个组件相同的引脚输出。 第二部件安装在印刷电路板的第二侧上。 第一信号线将耦合到第一部件上的第一触点的第一焊盘与连接到第二部件上的对应的第一触点的第二焊垫相连。 第二信号线将耦合到第一部件上的第二接触件的第三接地板与耦合到第二部件上的对应的第二接点的第四接地焊盘连接。 第一信号线的长度与第二信号线的长度相等。

    Method and apparatus for implementing a serial memory architecture
    18.
    发明授权
    Method and apparatus for implementing a serial memory architecture 有权
    实现串行存储器架构的方法和装置

    公开(公告)号：US6144576A

    公开(公告)日：2000-11-07

    申请号：US136797

    申请日：1998-08-19

    申请人： Michael W. Leddige ,  Bryce D. Horine

    发明人： Michael W. Leddige ,  Bryce D. Horine

    IPC分类号： G11C5/00 ,  G11C5/06

    CPC分类号： G11C5/063 ,  G11C5/04

    摘要： A serial memory architecture. A memory subsystem includes a bus and a first memory module coupled to the bus. The first memory module has a first connector to receive bus signals from the bus and a second connector to output the bus signals. A second memory module has a first connector to receive the bus signals from the second connector of the first memory module. The bus signals are thereby routed through the memory modules in a serial manner. In one embodiment the memory modules include one or more 90.degree. routing paths between connectors and the devices of the memory modules. In one embodiment, trace lengths are matched.

    摘要翻译： 串行存储器架构。 存储器子系统包括总线和耦合到总线的第一存储器模块。 第一存储器模块具有用于从总线接收总线信号的第一连接器和用于输出总线信号的第二连接器。 第二存储器模块具有用于从第一存储器模块的第二连接器接收总线信号的第一连接器。 因此，总线信号以串行方式路由存储器模块。 在一个实施例中，存储器模块包括连接器和存储器模块的装置之间的一个或多个90°路由路径。 在一个实施例中，迹线长度匹配。

    Method for implementing multiple memory buses on a memory module
    19.
    发明授权
    Method for implementing multiple memory buses on a memory module 有权
    在存储器模块上实现多个存储器总线的方法

    公开(公告)号：US06477614B1

    公开(公告)日：2002-11-05

    申请号：US09658293

    申请日：2000-09-08

    申请人： Michael W. Leddige ,  Bryce D. Horine ,  Randy Bonella ,  Peter D. MacWilliams

    发明人： Michael W. Leddige ,  Bryce D. Horine ,  Randy Bonella ,  Peter D. MacWilliams

    IPC分类号： G06F1206

    CPC分类号： G06F13/4256

    摘要： A computer system memory module includes a bi-directional repeater hub that in a first direction takes as an input a memory bus signal in a first port, regenerates the memory signals, and outputs the regenerated memory signal at a second port as at least one separate signal for coupling to a memory bus for each of the regenerated separate signals. In a second direction, the bi-directional repeater hub takes as input at least one memory bus signal at the second port, regenerates each input memory bus signal, and outputs the regenerated memory signal at the first port for coupling to a memory bus. A method includes determining whether a memory device to which signals are addressed is on a first memory module. Signals are routed to a first memory bus on the first memory module connected to the memory device if the memory is on the first memory module. Signals are routed to a second memory bus on a second memory module if the memory device is not on the first memory module.

    摘要翻译： 计算机系统存储器模块包括双向中继器集线器，其在第一方向上将第一端口中的存储器总线信号作为输入，再生存储器信号，并将第二端口处的再生存储器信号作为至少一个单独的 信号，用于耦合到存储器总线，用于每个再生的分离信号。 在第二方向上，双向中继器集线器在第二端口处输入至少一个存储器总线信号，再生每个输入存储器总线信号，并在第一端口处输出再生的存储器信号以耦合到存储器总线。 一种方法包括确定信号被寻址的存储器件是否在第一存储器模块上。 如果存储器位于第一存储器模块上，则信号被路由到连接到存储器设备的第一存储器模块上的第一存储器总线。 如果存储设备不在第一个存储器模块上，则信号被路由到第二存储器模块上的第二存储器总线。