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    Test patterns for measurement of effective vacancy diffusion area
    32.
    发明授权
    Test patterns for measurement of effective vacancy diffusion area 失效
    用于测量有效空位扩散面积的测试模式

    公开(公告)号：US07074629B2

    公开(公告)日：2006-07-11

    申请号：US11018604

    申请日：2004-12-21

    申请人： Chih-Hsiang Yao ,  Tai-Chun Huang

    发明人： Chih-Hsiang Yao ,  Tai-Chun Huang

    IPC分类号： G01R31/26

    CPC分类号： H01L22/34

    摘要： A test pattern (100, 200, 300, 400, 600, 700) has a first metal structure (102) disposed on a substrate (352), one or more intermediate layers (358) disposed above the first metal structure (102) and a second metal structure (104) disposed above the one or more intermediate layers (352). A first via (106) passes through the intermediate layers (352) and connects the first metal structure (102) to the second metal structure (104). One or more third metal structures (108) are disposed above the one or more intermediate layers (352) and the first metal structure (102). One or more second vias (110) pass through the intermediate layers (352) and connect the first metal structure (102) to the third metal structures (108). The second vias (110) are located outside of a radius (R) from a center of the first via (106). The third metal structures (110) are separated from the second metal structure (104) by a dielectric material (366).

    摘要翻译： 测试图案（100,200,300,400,600,700）具有设置在基底（352）上的第一金属结构（102），设置在第一金属结构（102）上方的一个或多个中间层（358）和 设置在所述一个或多个中间层（352）上方的第二金属结构（104）。 第一通孔（106）穿过中间层（352）并将第一金属结构（102）连接到第二金属结构（104）。 一个或多个第三金属结构（108）设置在一个或多个中间层（352）和第一金属结构（102）上方。 一个或多个第二通孔（110）穿过中间层（352）并将第一金属结构（102）连接到第三金属结构（108）。 第二通路（110）位于距离第一通孔（106）的中心的半径（R）的外侧。 第三金属结构（110）通过介电材料（366）与第二金属结构（104）分离。

    Semiconductor chip singulation method
    34.
    发明申请
    Semiconductor chip singulation method 有权
    半导体芯片单片化方法

    公开(公告)号：US20050158967A1

    公开(公告)日：2005-07-21

    申请号：US10761004

    申请日：2004-01-20

    申请人： Tai-Chun Huang ,  Kuan-Shou Chi ,  Chih-Hsiang Yao

    发明人： Tai-Chun Huang ,  Kuan-Shou Chi ,  Chih-Hsiang Yao

    IPC分类号： H01L21/301 ,  H01L21/46 ,  H01L21/78

    CPC分类号： H01L21/78 ,  Y10S438/907

    摘要： A method to singulate a circuit die from an integrated circuit wafer is achieved. The method comprises providing an integrated circuit wafer containing a circuit die. The integrated circuit wafer is cut through by performing a single, continuous cut around the perimeter of the circuit die to thereby singulate the circuit die.

    摘要翻译： 实现了从集成电路晶片中分离电路管芯的方法。 该方法包括提供包含电路管芯的集成电路晶片。 通过围绕电路管芯的周边执行单个连续的切割来切割集成电路晶片，从而对电路管芯进行分离。

    Fin profile structure and method of making same
    37.
    发明授权
    Fin profile structure and method of making same 有权
    翅片轮廓结构及其制作方法

    公开(公告)号：US08546891B2

    公开(公告)日：2013-10-01

    申请号：US13408538

    申请日：2012-02-29

    申请人： Chia-Wei Chang ,  Chih-Fang Liu ,  Chih-Tang Peng ,  Tai-Chun Huang ,  Ryan Chia-Jen Chen

    发明人： Chia-Wei Chang ,  Chih-Fang Liu ,  Chih-Tang Peng ,  Tai-Chun Huang ,  Ryan Chia-Jen Chen

    IPC分类号： H01L29/78

    CPC分类号： H01L21/3065 ,  H01L29/06 ,  H01L29/66795 ,  H01L29/7853

    摘要： A FinFET device may include a first semiconductor fin laterally adjacent a second semiconductor fin. The first semiconductor fin and the second semiconductor fin may have profiles to minimize defects and deformation. The first semiconductor fin comprises an upper portion and a lower portion. The lower portion of the first semiconductor fin may have a flared profile that is wider at the bottom than the upper portion of the first semiconductor fin. The second semiconductor fin comprises an upper portion and a lower portion. The lower portion of the second semiconductor fin may have a flared profile that is wider than the upper portion of the second semiconductor fin, but less than the lower portion of the first semiconductor fin.

    摘要翻译： FinFET器件可以包括横向邻近第二半导体鳍片的第一半导体鳍片。 第一半导体鳍片和第二半导体鳍片可以具有最小化缺陷和变形的轮廓。 第一半导体鳍片包括上部和下部。 第一半导体鳍片的下部可以具有在底部比第一半导体鳍片的上部更宽的扩张轮廓。 第二半导体散热片包括上部和下部。 第二半导体鳍片的下部可以具有比第二半导体鳍片的上部更宽但小于第一半导体鳍片的下部的扩口形状。