公开(公告)号：US07700427B2

公开(公告)日：2010-04-20

申请号：US11762582

申请日：2007-06-13

申请人： Michael Specht ,  Franz Hofmann ,  Wolfgang Roesner ,  Guerkan Ilicali

发明人： Michael Specht ,  Franz Hofmann ,  Wolfgang Roesner ,  Guerkan Ilicali

IPC分类号： H01L21/8238

CPC分类号： H01L27/115 ,  H01L25/0657 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/66818 ,  H01L2924/0002 ,  H01L2924/00

摘要： Embodiments of the invention relate generally to a method for manufacturing an integrated circuit, a method for manufacturing a cell arrangement, an integrated circuit, a cell arrangement, and a memory module. In an embodiment of the invention, a method for manufacturing an integrated circuit having a cell arrangement is provided, including forming at least one semiconductor fin structure having an area for a plurality of fin field effect transistors, wherein the area of each fin field effect transistor includes a first region having a first fin structure width, a second region having a second fin structure width, wherein the second fin structure width is smaller than the first fin structure width. Furthermore, a plurality of charge storage regions are formed on or above the second regions of the semiconductor fin structure.

摘要翻译： 本发明的实施例一般涉及用于制造集成电路的方法，用于制造单元布置的方法，集成电路，单元布置和存储器模块。 在本发明的一个实施例中，提供一种用于制造具有单元布置的集成电路的方法，包括形成至少一个半导体鳍结构，其具有用于多个鳍场效应晶体管的面积，其中每个鳍场效应晶体管的面积 包括具有第一鳍结构宽度的第一区域，具有第二鳍结构宽度的第二区域，其中第二鳍结构宽度小于第一鳍结构宽度。 此外，在半导体鳍片结构的第二区域上或上方形成多个电荷存储区域。

公开(公告)号：US07560351B2

公开(公告)日：2009-07-14

申请号：US11324803

申请日：2006-01-03

申请人： Franz Hofmann ,  Richard Johannes Luyken ,  Wolfgang Roesner ,  Michael Specht

发明人： Franz Hofmann ,  Richard Johannes Luyken ,  Wolfgang Roesner ,  Michael Specht

IPC分类号： H01L21/336

CPC分类号： H01L29/41783 ,  H01L21/28518 ,  H01L29/41725 ,  H01L29/665 ,  H01L29/78 ,  Y10S438/964

摘要： An integrated circuit arrangement and fabrication method is presented. The integrated circuit arrangement contains a semiconductor and a metal electrode. The contact area between a semiconductor and the electrode is increased without increasing the lateral dimensions using partial regions of the semiconductor and/or of the electrode that extend through a transition layer between the semiconductor and electrode.

摘要翻译： 提出了一种集成电路布置和制造方法。 集成电路装置包含半导体和金属电极。 使用延伸穿过半导体和电极之间的过渡层的半导体和/或电极的部分区域，增加半导体和电极之间的接触面积而不增加横向尺寸。

公开(公告)号：US07528425B2

公开(公告)日：2009-05-05

申请号：US11193026

申请日：2005-07-29

申请人： Michael Specht ,  Wolfgang Roesner ,  Franz Hofmann

发明人： Michael Specht ,  Wolfgang Roesner ,  Franz Hofmann

IPC分类号： H01L29/792

CPC分类号： H01L29/7887 ,  G11C16/0475 ,  H01L29/513 ,  H01L29/66833 ,  H01L29/7923

摘要： A semiconductor memory having a multitude of memory cells (21-1), the semiconductor memory having a substrate (1), at least one wordline (5-1), a first (15-1) and a second line (15-2; 16-1), wherein each of the multitude of memory cells (21-1) comprises a first doping region (6) disposed in the substrate (1), a second doping region (7) disposed in the substrate (1), a channel region (22) disposed in the substrate (1) between the first doping region (6) and the second doping region (7), a charge-trapping layer stack (2) disposed on the substrate (1), on the channel region (22), on a portion of the first doping region (6) and on a portion of the second doping region (7). Each memory cell (21-1) further comprises a conductive layer (3) disposed on the charge-trapping layer stack (2), wherein the conductive layer (3) is electrically floating. A dielectric layer (4) is disposed on a top surface of the conductive layer (3) and on sidewalls (23) of the conductive layer (3). The first line (15-1) extends along a first direction and is coupled to the first doping region (6), and the second line (15-2; 16-1) extends along the first direction and is coupled to the second doping region (7). The at least one wordline (5-1) extends along a second direction and is disposed on the dielectric layer (4).

摘要翻译： 一种具有多个存储单元（21-1）的半导体存储器，所述半导体存储器具有衬底（1），至少一个字线（5-1），第一（15-1）和第二线（15-2） ; 16-1），其中多个存储单元（21-1）中的每一个包括设置在所述基板（1）中的第一掺杂区域（6），设置在所述基板（1）中的第二掺杂区域（7） 设置在第一掺杂区域（6）和第二掺杂区域（7）之间的衬底（1）中的沟道区域（22），设置在衬底（1）上的电荷捕获层堆叠（2） 在第一掺杂区域（6）的一部分上和第二掺杂区域（7）的一部分上的区域（22）。 每个存储单元（21-1）还包括设置在电荷捕获层堆叠（2）上的导电层（3），其中导电层（3）是电浮置的。 介电层（4）设置在导电层（3）的顶表面和导电层（3）的侧壁（23）上。 第一行（15-1）沿着第一方向延伸并且耦合到第一掺杂区域（6），并且第二线路（15-2; 16-1）沿第一方向延伸并耦合到第二掺杂区域 地区（7）。 所述至少一个字线（5-1）沿着第二方向延伸并设置在所述电介质层（4）上。

公开(公告)号：US20080191268A1

公开(公告)日：2008-08-14

申请号：US11674809

申请日：2007-02-14

申请人： Franz Hofmann ,  Michael Specht ,  Josef Willer

发明人： Franz Hofmann ,  Michael Specht ,  Josef Willer

IPC分类号： H01L29/788 ,  H01L21/336

CPC分类号： H01L29/4234 ,  H01L21/2236 ,  H01L21/28061 ,  H01L21/76229 ,  H01L27/105 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/40117 ,  H01L29/4941

摘要： An integrated circuit and method of manufacturing an integrated circuit is disclosed. In one embodiment, the integrated circuit includes a gate structure which includes a polysilicon double layer. The polysilicon double layer having a first polysilicon layer and a second polysilicon layer formed above the first polysilicon layer, the first polysilicon layer being doped with positive ions to a higher concentration than the second polysilicon layer.

摘要翻译： 公开了集成电路和集成电路的制造方法。 在一个实施例中，集成电路包括包括多晶硅双层的栅极结构。 多晶硅双层具有形成在第一多晶硅层上方的第一多晶硅层和第二多晶硅层，第一多晶硅层被掺杂到比第二多晶硅层更高的浓度的正离子。

公开(公告)号：US07411822B2

公开(公告)日：2008-08-12

申请号：US11283572

申请日：2005-11-18

申请人： Michael Specht ,  Franz Hofmann ,  Ulrich Dorda ,  Johannes Kretz ,  Lars Dreeskornfeld

发明人： Michael Specht ,  Franz Hofmann ,  Ulrich Dorda ,  Johannes Kretz ,  Lars Dreeskornfeld

IPC分类号： G11C11/34 ,  G11C5/06 ,  H01L27/10 ,  H01L29/76 ,  H01L29/40

CPC分类号： H01L27/115 ,  G11C16/0466 ,  G11C16/0483 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/66795 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/785 ,  H01L29/7881 ,  H01L29/792

摘要： Memory transistors are arranged in a plurality of rows and columns. A first source/drain terminal of each memory transistor of a first column is connected to an electrically conductive conductor track in a first metallization plane, and a first source/drain terminal of each memory transistor of a second column adjacent to the first column is connected to an electrically conductive conductor track in a second metallization plane.

摘要翻译： 存储晶体管被布置成多个行和列。 第一列的每个存储晶体管的第一源极/漏极端子连接到第一金属化平面中的导电导体轨道，并且与第一列相邻的第二列的每个存储晶体管的第一源极/漏极端子被连接 到第二金属化平面中的导电导体轨道。

公开(公告)号：US07385243B2

公开(公告)日：2008-06-10

申请号：US10926838

申请日：2004-08-25

申请人： Andrew Graham ,  Franz Hofmann ,  Michael Specht

发明人： Andrew Graham ,  Franz Hofmann ,  Michael Specht

IPC分类号： H01L29/30

CPC分类号： H01L27/11519 ,  H01L21/28273 ,  H01L27/11521 ,  H01L27/11551 ,  H01L29/66825

摘要： Floating gate memory cell having a first layer with first and second source/drain regions and a channel region arranged between and next to the first and second source/drain regions, and a floating gate layer arranged on the first layer, wherein the first and second source/drain regions and the floating gate layer are formed of a metallically conductive material, and the channel region is formed of an electrically insulating material.

摘要翻译： 具有具有第一和第二源极/漏极区域的第一层和布置在第一和第二源极/漏极区域之间和之后的沟道区域的浮动栅极存储单元以及布置在第一层上的浮动栅极层，其中第一和第二 源极/漏极区域和浮置栅极层由金属导电材料形成，并且沟道区域由电绝缘材料形成。

公开(公告)号：US07368752B2

公开(公告)日：2008-05-06

申请号：US10839800

申请日：2004-05-06

申请人： Richard J. Luyken ,  Franz Hofmann ,  Lothar Risch ,  Dirk Manger ,  Wolfgang Rösner ,  Till Schlösser ,  Michael Specht

发明人： Richard J. Luyken ,  Franz Hofmann ,  Lothar Risch ,  Dirk Manger ,  Wolfgang Rösner ,  Till Schlösser ,  Michael Specht

IPC分类号： H01L27/108 ,  H01L29/12 ,  H01L31/112

CPC分类号： H01L27/10823 ,  H01L27/10808 ,  H01L27/10826 ,  H01L27/10829 ,  H01L27/10891 ,  H01L29/7851

摘要： A DRAM memory cell is provided with a selection transistor, which is arranged horizontally at a semiconductor substrate surface and has a first source/drain electrode, a second source/drain electrode, a channel layer arranged between the first and the second source/drain electrode in the semiconductor substrate, and a gate electrode, which is arranged along the channel layer and is electrically insulated from the channel layer, a storage capacitor, which has a first capacitor electrode and a second capacitor electrode, insulated from the first capacitor electrode, one of the capacitor electrodes of the storage capacitor being electrically conductively connected to one of the source/drain electrodes of the selection transistor, and a semiconductor substrate electrode on the rear side, the gate electrode enclosing the channel layer at at least two opposite sides.

摘要翻译： DRAM存储单元设置有选择晶体管，该晶体管被水平地布置在半导体衬底表面处并且具有第一源极/漏极，第二源极/漏极，布置在第一和第二源极/漏极之间的沟道层 在所述半导体基板中，沿着所述沟道层配置并与所述沟道层电绝缘的栅电极具有与所述第一电容电极绝缘的第一电容电极和第二电容电极的保持电容器， 所述存储电容器的电容器电极与所述选择晶体管的源极/漏极之一导电地连接，并且在后侧具有半导体衬底电极，所述栅电极在至少两个相对的两侧包围所述沟道层。

公开(公告)号：US07352018B2

公开(公告)日：2008-04-01

申请号：US11187693

申请日：2005-07-22

申请人： Michael Specht ,  Franz Hofmann ,  Johannes Luyken

发明人： Michael Specht ,  Franz Hofmann ,  Johannes Luyken

IPC分类号： H01L27/10 ,  H01L29/73

CPC分类号： H01L27/11568 ,  H01L21/84 ,  H01L27/115 ,  H01L27/1203 ,  H01L29/785

摘要： The invention relates to a method for fabricating stacked non-volatile memory cells. Further, the invention relates to stacked non-volatile memory cells. The invention particularly relates to the field of non-volatile NAND memories having non-volatile stacked memory cells. The stacked non-volatile memory cells are formed on a semiconductor wafer, having a bulk semi-conductive substrate and an SOI semi-conductive layer and are arranged as a bulk FinFET transistor and an SOI FinFet transistor being arranged on top of the bulk FinFET transistor. Both the FinFET transistor and the SOI FinFet transistor are attached to a common charge-trapping layer. A word line with sidewalls is arranged on top of said patterned charge-trapping layer and a spacer oxide layer is arranged on the sidewalls of said word line.

摘要翻译： 本发明涉及一种用于制造堆叠的非易失性存储单元的方法。 此外，本发明涉及堆叠的非易失性存储单元。 本发明特别涉及具有非易失性堆叠存储单元的非易失性NAND存储器的领域。 层叠的非易失性存储单元形成在具有体半导体基板和SOI半导电层的半导体晶片上，并且被布置为体FinFET晶体管，并且SOI FinFet晶体管布置在体FinFET晶体管的顶部 。 FinFET晶体管和SOI FinFet晶体管都连接到公共的电荷俘获层。 具有侧壁的字线被布置在所述图案化的电荷捕获层的顶部上，并且间隔氧化物层被布置在所述字线的侧壁上。

公开(公告)号：US20080074927A1

公开(公告)日：2008-03-27

申请号：US11525547

申请日：2006-09-22

申请人： Franz Hofmann ,  Michael Specht ,  Nicolas Nagel ,  Josef Willer

发明人： Franz Hofmann ,  Michael Specht ,  Nicolas Nagel ,  Josef Willer

IPC分类号： G11C16/04

CPC分类号： G11C16/0483 ,  G11C16/0491 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568

摘要： A memory array includes first, second, third and forth memory cell strings. Each of the first, second, third, and fourth memory cell strings includes a number of serially-coupled memory cells, including a first memory cell and a last memory cell. A first interconnect is coupled to a first bit line and to each of the first, second, third and fourth memory cell strings. The first interconnect includes first, second, third and fourth string input select gates. Each input select gate has a first terminal coupled to the first bit line, and a second terminal coupled to one of the respective first, second, third or fourth memory cell strings.

摘要翻译： 存储器阵列包括第一，第二，第三和第四存储器单元串。 第一，第二，第三和第四存储器单元串中的每一个包括多个串行耦合的存储器单元，包括第一存储单元和最后存储单元。 第一互连耦合到第一位线和第一，第二，第三和第四存储器单元串中的每一个。 第一互连包括第一，第二，第三和第四串输入选择门。 每个输入选择栅极具有耦合到第一位线的第一端子和耦合到相应的第一，第二，第三或第四存储器单元串之一的第二端子。

公开(公告)号：US20080073694A1

公开(公告)日：2008-03-27

申请号：US11526149

申请日：2006-09-22

申请人： Josef Willer ,  Thomas Mikolajick ,  Nicolas Nagel ,  Michael Specht

发明人： Josef Willer ,  Thomas Mikolajick ,  Nicolas Nagel ,  Michael Specht

IPC分类号： H01L29/788

CPC分类号： H01L27/105 ,  H01L27/11526 ,  H01L27/11529

摘要： A memory cell arrangement includes a first memory cell string having a plurality of serially source-to-drain-coupled transistors, at least some of them being memory cells, a second memory cell string having a plurality of serially source-to-drain-coupled transistors, at least some of them being memory cells. A dielectric material is between and above the first memory cell string and the second memory cell string. A source/drain line groove is defined in the dielectric material. The source/drain line groove extends from a source/drain region of one transistor of the first memory cell string to a source/drain region of the second memory cell string. Electrically conductive filling material is disposed in the source/drain line groove. Dielectric filling material is disposed in the source/drain line groove between the source/drain regions.

摘要翻译： 存储单元布置包括具有多个串联的源极至漏极耦合的晶体管的第一存储单元串，其中至少一些是存储单元;第二存储单元串，具有多个串联的源至漏耦合的晶体管 晶体管，其中至少有一些是存储单元。 电介质材料在第一存储单元串和第二存储单元串之间和之上。 源极/漏极线沟槽限定在电介质材料中。 源极/漏极线槽从第一存储单元串的一个晶体管的源极/漏极区域延伸到第二存储单元串的源极/漏极区域。 导电填充材料设置在源极/漏极线槽中。 电介质填充材料设置在源极/漏极区域之间的源极/漏极线沟槽中。