公开(公告)号：US07265376B2

公开(公告)日：2007-09-04

申请号：US10533215

申请日：2003-10-29

申请人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Hönlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landgraf ,  Richard Johannes Luyken ,  Wolfgang Rösner ,  Thomas Schulz ,  Michael Specht

发明人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Hönlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landgraf ,  Richard Johannes Luyken ,  Wolfgang Rösner ,  Thomas Schulz ,  Michael Specht

IPC分类号： H01L35/24 ,  H01L51/00 ,  H01L29/788 ,  H01L21/336

CPC分类号： H01L29/7888 ,  B82Y10/00 ,  G11C13/025 ,  G11C2213/17 ,  H01L21/28282 ,  H01L21/84 ,  H01L27/115 ,  H01L27/11568 ,  H01L27/1203 ,  H01L27/28 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/7926 ,  H01L51/0048 ,  H01L51/0052 ,  H01L51/057

摘要： A nonvolatile memory cell, memory cell arrangement, and method for production of a nonvolatile memory cell is disclosed. The nonvolatile memory cell includes a vertical field-effect transistor (FET). The FET contains a nanoelement arranged as a channel region and an electrically insulating layer. The electrically insulating layer at least partially surrounds the nanoelement and acts as a charge storage layer and as a gate-insulating layer. The electrically insulating layer is arranged such that electrical charge carriers may be selectively introduced into or removed from the electrically insulating layer and the electrical conductivity characteristics of the nanoelement may be influenced by the electrical charge carriers introduced into the electrically insulating layer.

摘要翻译： 公开了一种用于制造非易失性存储单元的非易失性存储单元，存储单元布置和方法。 非易失性存储单元包括垂直场效应晶体管（FET）。 FET包含布置为沟道区和电绝缘层的纳米元件。 电绝缘层至少部分地包围纳米元件并充当电荷存储层和作为栅极绝缘层。 电绝缘层被布置成使得电荷载体可以被选择性地引入到电绝缘层中或从电绝缘层移除，并且纳米元件的导电特性可能受到引入电绝缘层中的电荷载流子的影响。

公开(公告)号：US20050224888A1

公开(公告)日：2005-10-13

申请号：US11116139

申请日：2005-04-27

申请人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Honlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landgraf ,  Richard Luyken ,  Wolfgang Roesner ,  Thomas Schulz ,  Michael Specht

发明人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Honlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landgraf ,  Richard Luyken ,  Wolfgang Roesner ,  Thomas Schulz ,  Michael Specht

IPC分类号： G11C13/02 ,  H01L29/78 ,  H01L51/00 ,  H01L51/30 ,  H01L29/76

CPC分类号： G11C13/025 ,  B82Y10/00 ,  G11C2213/17 ,  H01L27/283 ,  H01L51/0048 ,  H01L51/0052 ,  H01L51/0512

摘要： Integrated circuit array having field effect transistors (FETs) formed next to and/or above one another. The array has a substrate, a planarized first wiring plane with interconnects and first source/drain regions of the FETs, a planarized first insulator layer on the first wiring plane, a planarized gate region layer, which has patterned gate regions made of electrically conductive material and insulator material introduced therebetween, on the first insulated layer, a planarized second insulator layer on the gate region layer, holes formed through the second insulator layer, the gate regions, and the first insulator layer, a vertical nanoelement serving as a channel region in each of the holes, a second wiring plane with interconnects and second source/drain regions of the FETs, each nanoelement being arranged between the first and second wiring planes, and a gate insulating layer between the respective vertical nanoelement and the electrically conductive material of the gate regions.

摘要翻译： 集成电路阵列具有形成在彼此之上和/或彼此之上的场效应晶体管（FET）。 阵列具有衬底，具有互连的平坦化的第一布线面和FET的第一源极/漏极区，在第一布线平面上的平坦化的第一绝缘体层，平坦化的栅极区域层，其具有由导电材料制成的图案化栅极区域 和介于其间的绝缘体材料，在所述第一绝缘层上，在所述栅极区域层上的平坦化的第二绝缘体层，穿过所述第二绝缘体层，所述栅极区域和所述第一绝缘体层形成的空穴，用作所述沟道区域中的沟道区域的垂直纳米元件 每个孔，具有互连的第二布线面和FET的第二源极/漏极区，每个纳米元件布置在第一和第二布线平面之间，并且在相应的垂直纳米元件和导电材料之间的栅极绝缘层 门区域。

公开(公告)号：US20050048720A1

公开(公告)日：2005-03-03

申请号：US10926838

申请日：2004-08-25

申请人： Andrew Graham ,  Franz Hofmann ,  Michael Specht

发明人： Andrew Graham ,  Franz Hofmann ,  Michael Specht

IPC分类号： H01L21/8247 ,  H01L21/28 ,  H01L21/336 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC分类号： H01L27/11519 ,  H01L21/28273 ,  H01L27/11521 ,  H01L27/11551 ,  H01L29/66825

摘要： Floating gate memory cell having a first layer with first and second source/drain regions and a channel region arranged between and next to the first and second source/drain regions, and a floating gate layer arranged on the first layer, wherein the first and second source/drain regions and the floating gate layer are formed of a metallically conductive material, and the channel region is formed of an electrically insulating material.

摘要翻译： 具有具有第一和第二源极/漏极区域的第一层和布置在第一和第二源极/漏极区域之间和之后的沟道区域的浮动栅极存储单元以及布置在第一层上的浮动栅极层，其中第一和第二 源极/漏极区域和浮置栅极层由金属导电材料形成，并且沟道区域由电绝缘材料形成。

公开(公告)号：US20060128088A1

公开(公告)日：2006-06-15

申请号：US10533550

申请日：2003-10-29

申请人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Honlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landgraf ,  Johannes Luyken ,  Wolfgang Rosner ,  Thomas Schulz ,  Michael Specht

发明人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Honlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landgraf ,  Johannes Luyken ,  Wolfgang Rosner ,  Thomas Schulz ,  Michael Specht

IPC分类号： H01L21/8238

CPC分类号： H01L29/78642 ,  B82Y10/00 ,  H01L27/283 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/66439 ,  H01L29/66742 ,  H01L29/66787 ,  H01L29/775 ,  H01L51/0048 ,  H01L51/0052 ,  H01L51/0512

摘要： The invention relates to a vertical integrated component, a component arrangement and a method for production of a vertical integrated component. The vertical integrated component has a first electrical conducting layer, a mid layer, partly embodied from dielectric material on the first electrical conducting layer, a second electrical conducting layer on the mid layer and a nanostructure integrated in a through hold introduced in the mid layer. A first end section of the nanostructure is coupled to the first electrical conducting layer and a second end section is coupled to the second electrical conducting layer. The mid layer includes a third electrical conducting layer between two adjacent dielectric partial layers, the thickness of which is less than the thickness of at least one of the dielectric partial layers.

摘要翻译： 本发明涉及垂直集成部件，部件布置和用于生产垂直集成部件的方法。 垂直集成部件具有第一导电层，中间层，其部分地由第一导电层上的介电材料实现，中间层上的第二导电层和集成在中间层中的贯通保持件中的纳米结构。 纳米结构的第一端部分耦合到第一导电层，第二端部分耦合到第二导电层。 中间层包括在两个相邻的介电部分层之间的第三导电层，其厚度小于介电部分层中的至少一个的厚度。

公开(公告)号：US20050276093A1

公开(公告)日：2005-12-15

申请号：US11119531

申请日：2005-04-29

申请人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Honlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landgraf ,  Richard Luyken ,  Wolfgang Roesner ,  Thomas Schulz ,  Michael Specht

发明人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Honlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landgraf ,  Richard Luyken ,  Wolfgang Roesner ,  Thomas Schulz ,  Michael Specht

IPC分类号： G11C13/02 ,  H01L21/8242 ,  H01L27/108 ,  H01L51/00 ,  H01L51/05 ,  H01L51/30 ,  G11C11/24

CPC分类号： G11C13/025 ,  B82Y10/00 ,  G11C13/0033 ,  G11C2213/16 ,  H01L27/10841 ,  H01L27/10864 ,  H01L27/10876 ,  H01L27/283 ,  H01L51/0048 ,  H01L51/0052 ,  H01L51/0512 ,  H01L51/057

摘要： A memory cell having a storage capacitor and a vertical switching transistorm, which has a semiconducting nanostructure which has grown on at least part of the storage capacitor and includes a semiconducting nanotube, a bundle of semiconducting nanotubes, or a semiconducting nanorod.

摘要翻译： 具有存储电容器和垂直开关转置管的存储单元，其具有在至少部分存储电容器上生长的半导体纳米结构，并且包括半导体纳米管，半导体纳米管束或半导体纳米棒。

公开(公告)号：US07709827B2

公开(公告)日：2010-05-04

申请号：US10533550

申请日：2003-10-29

申请人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Hönlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landgraf ,  Johannes Richard Luyken ,  Wolfgang Rösner ,  Thomas Schulz ,  Michael Specht

发明人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Hönlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landgraf ,  Johannes Richard Luyken ,  Wolfgang Rösner ,  Thomas Schulz ,  Michael Specht

IPC分类号： H01L21/8238

CPC分类号： H01L29/78642 ,  B82Y10/00 ,  H01L27/283 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/66439 ,  H01L29/66742 ,  H01L29/66787 ,  H01L29/775 ,  H01L51/0048 ,  H01L51/0052 ,  H01L51/0512

摘要： The invention relates to a vertical integrated component, a component arrangement and a method for production of a vertical integrated component. The vertical integrated component has a first electrical conducting layer, a mid layer, partly embodied from dielectric material on the first electrical conducting layer, a second electrical conducting layer on the mid layer and a nanostructure integrated in a through hold introduced in the mid layer. A first end section of the nanostructure is coupled to the first electrical conducting layer and a second end section is coupled to the second electrical conducting layer. The mid layer includes a third electrical conducting layer between two adjacent dielectric partial layers, the thickness of which is less than the thickness of at least one of the dielectric partial layers.

摘要翻译： 本发明涉及垂直集成部件，部件布置和用于生产垂直集成部件的方法。 垂直集成部件具有第一导电层，中间层，其部分地由第一导电层上的介电材料实现，中间层上的第二导电层和集成在中间层中的贯通保持件中的纳米结构。 纳米结构的第一端部分耦合到第一导电层，第二端部分耦合到第二导电层。 中间层包括在两个相邻的介电部分层之间的第三导电层，其厚度小于介电部分层中的至少一个的厚度。

公开(公告)号：US07385243B2

公开(公告)日：2008-06-10

申请号：US10926838

申请日：2004-08-25

申请人： Andrew Graham ,  Franz Hofmann ,  Michael Specht

发明人： Andrew Graham ,  Franz Hofmann ,  Michael Specht

IPC分类号： H01L29/30

CPC分类号： H01L27/11519 ,  H01L21/28273 ,  H01L27/11521 ,  H01L27/11551 ,  H01L29/66825

摘要： Floating gate memory cell having a first layer with first and second source/drain regions and a channel region arranged between and next to the first and second source/drain regions, and a floating gate layer arranged on the first layer, wherein the first and second source/drain regions and the floating gate layer are formed of a metallically conductive material, and the channel region is formed of an electrically insulating material.

摘要翻译： 具有具有第一和第二源极/漏极区域的第一层和布置在第一和第二源极/漏极区域之间和之后的沟道区域的浮动栅极存储单元以及布置在第一层上的浮动栅极层，其中第一和第二 源极/漏极区域和浮置栅极层由金属导电材料形成，并且沟道区域由电绝缘材料形成。

公开(公告)号：US20060011972A1

公开(公告)日：2006-01-19

申请号：US10533215

申请日：2003-10-29

申请人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Honlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landoraf ,  Richard Luyken ,  Wolfgang Rosner ,  Thomas Schultz ,  Michael Specht

发明人： Andrew Graham ,  Franz Hofmann ,  Wolfgang Honlein ,  Johannes Kretz ,  Franz Kreupl ,  Erhard Landoraf ,  Richard Luyken ,  Wolfgang Rosner ,  Thomas Schultz ,  Michael Specht

IPC分类号： H01L29/792

CPC分类号： H01L29/7888 ,  B82Y10/00 ,  G11C13/025 ,  G11C2213/17 ,  H01L21/28282 ,  H01L21/84 ,  H01L27/115 ,  H01L27/11568 ,  H01L27/1203 ,  H01L27/28 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/7926 ,  H01L51/0048 ,  H01L51/0052 ,  H01L51/057

摘要： A nonvolatile memory cell, memory cell arrangement, and method for production of a nonvolatile memory cell is disclosed. The nonvolatile memory cell includes a vertical field-effect transistor (FET). The FET contains a nanoelement arranged as a channel region and an electrically insulating layer. The electrically insulating layer at least partially surrounds the nanoelement and acts as a charge storage layer and as a gate-insulating layer. The electrically insulating layer is arranged such that electrical charge carriers may be selectively introduced into or removed from the electrically insulating layer and the electrical conductivity characteristics of the nanoelement may be influenced by the electrical charge carriers introduced into the electrically insulating layer.

摘要翻译： 公开了一种用于制造非易失性存储单元的非易失性存储单元，存储单元布置和方法。 非易失性存储单元包括垂直场效应晶体管（FET）。 FET包含布置为沟道区和电绝缘层的纳米元件。 电绝缘层至少部分地包围纳米元件并充当电荷存储层和作为栅极绝缘层。 电绝缘层被布置成使得电荷载体可以被选择性地引入到电绝缘层中或从电绝缘层移除，并且纳米元件的导电特性可能受到引入到电绝缘层中的电荷载流子的影响。

公开(公告)号：US08258564B2

公开(公告)日：2012-09-04

申请号：US12104750

申请日：2008-04-17

申请人： Josef Willer ,  Franz Hofmann ,  Michael Specht ,  Christoph Friederich ,  Doris Keitel-Schulz ,  Lars Bach ,  Thomas Melde

发明人： Josef Willer ,  Franz Hofmann ,  Michael Specht ,  Christoph Friederich ,  Doris Keitel-Schulz ,  Lars Bach ,  Thomas Melde

IPC分类号： H01L29/788

CPC分类号： H01L27/11521

摘要： An integrated circuit is described. The integrated circuit may comprise a multitude of floating-gate electrodes, wherein at least one of the floating-gate electrodes has a lower width and an upper width, the lower width being larger than the upper width, and wherein the at least one of the floating-gate electrodes comprises a transition metal. A corresponding manufacturing method for an integrated circuit is also described.

摘要翻译： 描述了集成电路。 集成电路可以包括多个浮栅电极，其中浮栅电极中的至少一个具有较低宽度和上宽度，下宽度大于上宽度，并且其中至少一个 浮栅电极包括过渡金属。 还描述了集成电路的相应制造方法。

公开(公告)号：US07829892B2

公开(公告)日：2010-11-09

申请号：US11926653

申请日：2007-10-29

申请人： Richard Johannes Luyken ,  Franz Hofmann ,  Lothar Risch ,  Dirk Manger ,  Wolfgang Roesner ,  Till Schloesser ,  Michael Specht

发明人： Richard Johannes Luyken ,  Franz Hofmann ,  Lothar Risch ,  Dirk Manger ,  Wolfgang Roesner ,  Till Schloesser ,  Michael Specht

IPC分类号： H01L29/12

CPC分类号： H01L27/10823 ,  H01L27/10808 ,  H01L27/10826 ,  H01L27/10829 ,  H01L27/10891 ,  H01L29/7851

摘要： An integrated circuit including a gate electrode is disclosed. One embodiment provides a transistor including a first source/drain electrode and a second source/drain electrode. A channel is arranged between the first and the second source/drain electrode in a semiconductor substrate. A gate electrode is arranged adjacent the channel layer and is electrically insulated from the channel layer. A semiconductor substrate electrode is provided on a rear side. The gate electrode encloses the channel layer at least two opposite sides.

摘要翻译： 公开了一种包括栅电极的集成电路。 一个实施例提供一种晶体管，其包括第一源极/漏极电极和第二源极/漏极电极。 在半导体衬底中的第一和第二源极/漏极之间布置有沟道。 栅电极被布置在沟道层附近并且与沟道层电绝缘。 半导体基板电极设置在后侧。 栅极电极将沟道层包围至少两个相对的侧面。