公开(公告)号：US20100328088A1

公开(公告)日：2010-12-30

申请号：US12491283

申请日：2009-06-25

申请人： Chyi-Cheng Lin ,  Yun-Yu Wang

发明人： Chyi-Cheng Lin ,  Yun-Yu Wang

IPC分类号： G08B21/00 ,  G06F17/00

CPC分类号： A61B5/024 ,  A61B5/165 ,  A61B5/6807 ,  G06F3/011 ,  G06F2203/011

摘要： A mood-interacting shoe device includes a shoe body and an interactive sensing mechanism. The interactive sensing mechanism further includes a heart rate sensor, a speed sensor, a pressure sensor, a microprocessor and a radio frequency emitter. The heart rate sensor senses the heart rate value, the speed sensor senses the marching rate, and the pressure sensor senses the pressure distribution value when the thenar exerts pressure. The sensed values will be transmitted to the microprocessor, where the sensed values are analyzed and thereby the mood of the user is determined accordingly. The analysis result is transmitted to the video and music player through the radio frequency emitter, such that the video and music player can play music corresponding to the mood; and a LED display unit is further provided such that the user can understand whether each sensor operates normally or not.

摘要翻译： 情绪相互作用的鞋装置包括鞋体和交互式感测机构。 交互式感测机构还包括心率传感器，速度传感器，压力传感器，微处理器和射频发射器。 心率传感器检测心率值，速度传感器检测行进速率，当压力传感器压力时，压力传感器感测压力分布值。 感测的值将被传送到微处理器，其中分析感测的值，从而相应地确定用户的心情。 分析结果通过射频发射器传输到视频和音乐播放器，使得视频和音乐播放器可以播放对应于心情的音乐; 并且还提供LED显示单元，使得用户可以理解每个传感器是否正常运行。

公开(公告)号：US07859113B2

公开(公告)日：2010-12-28

申请号：US11679483

申请日：2007-02-27

申请人： Daniel C. Edelstein ,  Takeshi Nogami ,  Ping-Chuan Wang ,  Yun-Yu Wang ,  Chih-Chao Yang

发明人： Daniel C. Edelstein ,  Takeshi Nogami ,  Ping-Chuan Wang ,  Yun-Yu Wang ,  Chih-Chao Yang

IPC分类号： H01L23/48

CPC分类号： H01L21/76814 ,  H01L21/76805 ,  H01L21/76843 ,  H01L21/76849 ,  H01L23/53223 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： Structures including a refractory metal collar at a copper wire and dielectric layer liner-less interface, and a related method, are disclosed. In one embodiment, a structure includes a copper wire having a liner-less interface with a dielectric layer thereabove; a via extending upwardly from the copper wire through the dielectric layer; and a refractory metal collar extending from a side of the via and partially along the liner-less interface. Refractory metal collar prevents electromigration induced slit voiding by improving the interface around the via, and prevents void nucleation from occurring near the via. Also, the refractory metal collar provides electrical redundancy in the presence of voids around the via and dielectric layer liner-less interface.

摘要翻译： 公开了包括铜线处的难熔金属环和介电层无衬里界面的结构以及相关方法。 在一个实施例中，一种结构包括具有与其上方的介电层无衬层界面的铜线; 从铜线向上延伸穿过介电层的通孔; 以及从所述通孔的一侧延伸并部分地沿着所述无衬里界面延伸的耐火金属套环。 耐火金属轴环通过改善通孔周围的界面防止电迁移引起的狭缝空隙，并防止在通孔附近发生空隙成核。 此外，难熔金属套环在通孔和介电层无衬里界面周围存在空隙的情况下提供电冗余。

公开(公告)号：US07820559B2

公开(公告)日：2010-10-26

申请号：US12143917

申请日：2008-06-23

申请人： Lawrence A. Clevenger ,  Stefanie R. Chiras ,  Timothy Dalton ,  James J. Demarest ,  Darren N. Dunn ,  Chester T. Dziobkowski ,  Philip L. Flaitz ,  Michael W. Lane ,  James R. Lloyd ,  Darryl D. Restaino ,  Thomas M. Shaw ,  Yun-Yu Wang ,  Chih-Chao Yang

发明人： Lawrence A. Clevenger ,  Stefanie R. Chiras ,  Timothy Dalton ,  James J. Demarest ,  Darren N. Dunn ,  Chester T. Dziobkowski ,  Philip L. Flaitz ,  Michael W. Lane ,  James R. Lloyd ,  Darryl D. Restaino ,  Thomas M. Shaw ,  Yun-Yu Wang ,  Chih-Chao Yang

IPC分类号： H01L21/31 ,  H01L21/4763

CPC分类号： H01L21/02126 ,  H01L21/02216 ,  H01L21/02274 ,  H01L21/02304 ,  H01L21/02315 ,  H01L21/02362 ,  H01L21/31633 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76834 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

摘要： An interconnect structure in which the adhesion between an upper level low-k dielectric material, such as a material comprising elements of Si, C, O, and H, and an underlying diffusion capping dielectric, such as a material comprising elements of C, Si, N and H, is improved by incorporating an adhesion transition layer between the two dielectric layers. The presence of the adhesion transition layer between the upper level low-k dielectric and the diffusion barrier capping dielectric can reduce the chance of delamination of the interconnect structure during the packaging process. The adhesion transition layer provided herein includes a lower SiOx— or SiON-containing region and an upper C graded region. Methods of forming such a structure, in particularly the adhesion transition layer, are also provided.

摘要翻译： 一种互连结构，其中上层低k介电材料（例如包含Si，C，O和H的元素的材料）与下面的扩散覆盖电介质（例如包含C，Si元素的材料）之间的粘合 通过在两个电介质层之间引入粘附过渡层来改善N和H。 在上层低k电介质和扩散阻挡覆盖电介质之间的粘附过渡层的存在可以减少在包装过程中互连结构的分层的可能性。 本文提供的粘附过渡层包括下部含SiO x或SiON的区域和上部C分级区域。 还提供了形成这种结构，特别是粘附过渡层的方法。

公开(公告)号：US07674720B2

公开(公告)日：2010-03-09

申请号：US12131214

申请日：2008-06-02

申请人： Yun-Yu Wang ,  Linda Black ,  Judson R. Holt ,  Woo-Hyeong Lee ,  Scott Luning ,  Christopher D. Sheraw

发明人： Yun-Yu Wang ,  Linda Black ,  Judson R. Holt ,  Woo-Hyeong Lee ,  Scott Luning ,  Christopher D. Sheraw

IPC分类号： H01L21/302 ,  H01L21/461

CPC分类号： H01L21/02639 ,  H01L21/02381 ,  H01L21/02433 ,  H01L21/02532 ,  H01L21/02609 ,  H01L21/84

摘要： Methods are disclosed for providing stacking fault reduced epitaxially grown silicon for use in hybrid surface orientation structures. In one embodiment, a method includes depositing a silicon nitride liner over a silicon oxide liner in an opening, etching to remove the silicon oxide liner and silicon nitride liner on a lower surface of the opening, undercutting the silicon nitride liner adjacent to the lower surface, and epitaxially growing silicon in the opening. The silicon is substantially reduced of stacking faults because of the negative slope created by the undercut.

摘要翻译： 公开了用于提供用于混合表面取向结构的堆叠故障减少的外延生长的硅的方法。 在一个实施例中，一种方法包括在开口中的氧化硅衬垫上沉积氮化硅衬垫，蚀刻以除去开口的下表面上的氧化硅衬垫和氮化硅衬垫，将邻近下表面的氮化硅衬垫 并且在开口中外延生长硅。 由于底切产生的负斜率，硅片堆积层错误大大减少。

公开(公告)号：US07514370B2

公开(公告)日：2009-04-07

申请号：US11419217

申请日：2006-05-19

申请人： Daewon Yang ,  Woo-Hyeong Lee ,  Tai-chi Su ,  Yun-Yu Wang

发明人： Daewon Yang ,  Woo-Hyeong Lee ,  Tai-chi Su ,  Yun-Yu Wang

IPC分类号： H01L21/31 ,  H01L21/469

CPC分类号： H01L21/02274 ,  C23C16/345 ,  C23C16/505 ,  H01L21/0217 ,  H01L21/3185 ,  H01L21/76829 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/7843

摘要： Embodiments of the invention provide a method of forming a compressive stress nitride film overlying a plurality of p-type field effect transistor gate structures produced on a substrate through a high-density plasma deposition process. Embodiments include generating an environment filled with high-density plasma using source gases of at least silane, argon and nitrogen; biasing the substrate to a high frequency power of varying density, in a range between 0.8 W/cm2 and 5.0 W/cm2; and depositing the high-density plasma to the plurality of gate structures to form the compressive stress nitride film.

摘要翻译： 本发明的实施例提供一种通过高密度等离子体沉积工艺形成在衬底上产生的多个p型场效应晶体管栅极结构的压应力氮化物膜的形成方法。 实施例包括使用至少硅烷，氩和氮的源气体产生填充有高密度等离子体的环境; 在0.8W / cm 2至5.0W / cm 2之间的范围内将衬底偏置为变化密度的高频功率; 以及将所述高密度等离子体沉积到所述多个栅极结构以形成所述压应力氮化物膜。

公开(公告)号：US07473636B2

公开(公告)日：2009-01-06

申请号：US11306825

申请日：2006-01-12

申请人： Kaushik Chanda ,  James J. Demarest ,  Ronald G. Filippi ,  Roy C. Iggulden ,  Edward W. Kiewra ,  Vincent J. McGahay ,  Ping-Chuan Wang ,  Yun-Yu Wang

发明人： Kaushik Chanda ,  James J. Demarest ,  Ronald G. Filippi ,  Roy C. Iggulden ,  Edward W. Kiewra ,  Vincent J. McGahay ,  Ping-Chuan Wang ,  Yun-Yu Wang

IPC分类号： H01L21/4763

CPC分类号： H01L23/53238 ,  H01L21/76846 ,  H01L23/5283 ,  H01L2924/0002 ,  H01L2924/00

摘要： In the back end of an integrated circuit employing dual-damascene interconnects, the interconnect members have a first non-conformal liner that has a thicker portion at the top of the trench level of the interconnect; and a conformal second liner that combines with the first liner to block diffusion of the metal fill material.

摘要翻译： 在采用双镶嵌互连的集成电路的后端中，互连构件具有第一非保形衬套，其在互连的沟槽级的顶部具有较厚的部分; 以及与第一衬垫结合以阻挡金属填充材料的扩散的共形第二衬垫。

公开(公告)号：US20080227247A1

公开(公告)日：2008-09-18

申请号：US12129117

申请日：2008-05-29

申请人： Brett H. Engel ,  Stephen M. Lucarini ,  John D. Sylvestri ,  Yun-Yu Wang

发明人： Brett H. Engel ,  Stephen M. Lucarini ,  John D. Sylvestri ,  Yun-Yu Wang

IPC分类号： H01L21/314

CPC分类号： H01L23/3192 ,  H01L21/76832 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/4975 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L2924/0002 ,  H01L2924/13091 ,  H01L2924/00

摘要： The present invention provides a semiconducting device including a gate dielectric atop a semiconducting substrate, the semiconducting substrate containing source and drain regions adjacent the gate dielectric; a gate conductor atop the gate dielectric; a conformal dielectric passivation stack positioned on at least the gate conductor sidewalls, the conformal dielectric passivation stack comprising a plurality of conformal dielectric layers, wherein no electrical path extends entirely through the stack; and a contact to the source and drain regions, wherein the discontinuous seam through the conformal dielectric passivation stack substantially eliminates shorting between the contact and the gate conductor. The present invention also provides a method for forming the above-described semiconducting device.

摘要翻译： 本发明提供一种半导体器件，其包括在半导体衬底顶部的栅极电介质，所述半导体衬底含有邻近栅极电介质的源区和漏区; 栅极电介质顶部的栅极导体; 位于至少栅极导体侧壁上的保形介质钝化堆叠，所述保形介质钝化堆叠包括多个保形介电层，其中没有电路完全穿过堆叠; 以及与源区和漏区的接触，其中通过保形电介质钝化堆的不连续接缝基本上消除了接触和栅极导体之间​​的短路。 本发明还提供了形成上述半导体器件的方法。

公开(公告)号：US20080042291A1

公开(公告)日：2008-02-21

申请号：US11465865

申请日：2006-08-21

申请人： Randolph F. Knarr ,  Christopher D. Sheraw ,  Andrew H. Simon ,  Anna Topol ,  Yun-Yu Wang ,  Keith Kwong Hon Wong

发明人： Randolph F. Knarr ,  Christopher D. Sheraw ,  Andrew H. Simon ,  Anna Topol ,  Yun-Yu Wang ,  Keith Kwong Hon Wong

IPC分类号： H01L23/48

CPC分类号： H01L23/485 ,  H01L2924/0002 ,  H01L2924/00

摘要： Contact via structures using a hybrid barrier layer, are disclosed. One contact via structure includes: an opening through a dielectric to a silicide region; a first layer in the opening in direct contact with the silicide region, wherein the first layer is selected from the group consisting of: titanium (Ti) and tungsten nitride (WN); at least one second layer over the first layer, the at least one second layer selected from the group consisting of: tantalum nitride (TaN), titanium nitride (TiN), tantalum (Ta), ruthenium (Ru), rhodium (Rh), platinum (Pt) and cobalt (Co); a seed layer for copper (Cu); and copper (Cu) filling a remaining portion of the opening.

摘要翻译： 公开了通过使用混合阻挡层的结构的接触。 一个接触通孔结构包括：通过电介质到硅化物区的开口; 与所述硅化物区直接接触的所述开口中的第一层，其中所述第一层选自：钛（Ti）和氮化钨（WN）; 在第一层上的至少一个第二层，选自氮化钽（TaN），氮化钛（TiN），钽（Ta），钌（Ru），铑（Rh），铑 铂（Pt）和钴（Co）; 铜（Cu）种子层; 和填充开口的剩余部分的铜（Cu）。

公开(公告)号：US07320938B2

公开(公告)日：2008-01-22

申请号：US11460671

申请日：2006-07-28

申请人： Robert J. Purtell ,  Yun-Yu Wang ,  Keith Kwong Hon Wong

发明人： Robert J. Purtell ,  Yun-Yu Wang ,  Keith Kwong Hon Wong

IPC分类号： H01L21/44

CPC分类号： H01L21/28518 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

摘要： A method for reducing dendrite formation in a self-aligned, silicide process for a semiconductor device includes forming a silicide metal layer over a semiconductor substrate, the semiconductor device having one or more diffusion regions, one or more isolation areas and one or more gate structures formed thereon. The concentration of metal rich portions of the metal layer is reduced through the introduction of silicon thereto, and the semiconductor device is annealed.

摘要翻译： 用于减少半导体器件的自对准硅化物工艺中的枝晶形成的方法包括在半导体衬底上形成硅化物金属层，所述半导体器件具有一个或多个扩散区域，一个或多个隔离区域和一个或多个栅极结构 形成在其上。 金属层的富金属部分的浓度通过向其中引入硅而降低，半导体器件退火。

公开(公告)号：US07241696B2

公开(公告)日：2007-07-10

申请号：US10318606

申请日：2002-12-11

申请人： Larry Clevenger ,  Timothy Joseph Dalton ,  Mark Hoinkis ,  Steffen K. Kaldor ,  Kaushik Kumar ,  Douglas C. La Tulipe, Jr. ,  Soon-Cheon Seo ,  Andrew Herbert Simon ,  Yun-Yu Wang ,  Chih-Chao Yang ,  Haining Yang

发明人： Larry Clevenger ,  Timothy Joseph Dalton ,  Mark Hoinkis ,  Steffen K. Kaldor ,  Kaushik Kumar ,  Douglas C. La Tulipe, Jr. ,  Soon-Cheon Seo ,  Andrew Herbert Simon ,  Yun-Yu Wang ,  Chih-Chao Yang ,  Haining Yang

IPC分类号： H01L21/00

CPC分类号： H01L21/76843 ,  H01L21/76805 ,  H01L21/76807 ,  H01L21/76834 ,  H01L21/76835 ,  H01L21/76844 ,  H01L21/76847 ,  H01L21/76865

摘要： Disclosed is a method for depositing a metal layer on an interconnect structure for a semiconductor wafer. In the method, a metal conductor is covered by a capping layer and a dielectric layer. The dielectric layer is patterned so as to expose the capping layer. The capping layer is then sputter etched to remove the capping layer and expose the metal conductor. In the process of sputter etching, the capping layer is redeposited onto the sidewall of the pattern. Lastly, at least one layer is deposited into the pattern and covers the redeposited capping layer.

摘要翻译： 公开了一种用于在半导体晶片的互连结构上沉积金属层的方法。 在该方法中，金属导体被覆盖层和电介质层覆盖。 对电介质层进行图案化以使覆盖层露出。 然后溅射蚀刻覆盖层以去除覆盖层并暴露金属导体。 在溅射蚀刻的过程中，覆盖层被再沉积到图案的侧壁上。 最后，至少一层沉积到图案中并覆盖再沉积的覆盖层。