公开(公告)号：US08854884B2

公开(公告)日：2014-10-07

申请号：US13467491

申请日：2012-05-09

申请人： Jin-Ki Kim

发明人： Jin-Ki Kim

IPC分类号： G11C16/04 ,  G11C16/16 ,  G11C8/10 ,  G11C16/10 ,  G11C8/12 ,  G11C16/08 ,  G11C8/14 ,  G11C11/56

CPC分类号： G11C8/14 ,  G11C8/10 ,  G11C8/12 ,  G11C11/5621 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/16 ,  G11C2211/5642

摘要： A NAND flash memory device is disclosed. The NAND flash memory device includes a NAND flash memory array defined as a plurality of sectors. Row decoding is performed in two levels. The first level is performed that is applicable to all of the sectors. This can be used to select a block, for example. The second level is performed for a particular sector, to select a page within a block in the particular sector, for example. Read and program operations take place to the resolution of a page within a sector, while erase operation takes place to the resolution of a block within a sector.

摘要翻译： 公开了一种NAND闪速存储器件。 NAND闪存器件包括被定义为多个扇区的NAND快闪存储器阵列。 行解码在两个级别执行。 执行适用于所有部门的第一级。 例如，这可以用于选择块。 例如，针对特定扇区执行第二级别，以选择特定扇区中的块内的页面。 对扇区内的页面的分辨率进行读取和编程操作，同时对扇区内的块的分辨率进行擦除操作。

公开(公告)号：US08797799B2

公开(公告)日：2014-08-05

申请号：US13611580

申请日：2012-09-12

申请人： Jin-Ki Kim

发明人： Jin-Ki Kim

IPC分类号： G11C15/00 ,  G11C16/04 ,  G11C16/26 ,  G11C15/04

CPC分类号： G11C15/046 ,  G11C7/109 ,  G11C8/12 ,  G11C16/0483 ,  G11C16/06 ,  G11C16/08

摘要： Systems and methods are provided for perform device selection in multi-chip package NAND flash memory systems. In some embodiments, the memory controller performs device selection by command. In other embodiments, the memory controller performs device selection by input address.

摘要翻译： 提供了用于在多芯片封装NAND闪存系统中执行设备选择的系统和方法。 在一些实施例中，存储器控制器通过命令执行设备选择。 在其他实施例中，存储器控制器通过输入地址执行设备选择。

公开(公告)号：US08724382B2

公开(公告)日：2014-05-13

申请号：US13117715

申请日：2011-05-27

申请人： Jin-Ki Kim ,  William Francis Petrie

发明人： Jin-Ki Kim ,  William Francis Petrie

IPC分类号： G11C16/04

CPC分类号： G11C16/10 ,  G11C7/1006 ,  G11C11/5628 ,  G11C11/5642 ,  G11C16/26 ,  G11C29/00 ,  G11C2211/5646 ,  G11C2211/5647

摘要： A Multiple-bit per Cell (MBC) non-volatile memory apparatus, method, and system wherein a controller for writing/reading data to/from a memory array controls polarity of data by selectively inverting data words to maximize a number of bits to be programmed within (M−1) virtual pages and selectively inverts data words to minimize a number of bits to be programmed in an Mth virtual page where M is the number of bits per cell. A corresponding polarity control flag is set when a data word is inverted. Data is selectively inverted according the corresponding polarity flag when being read from the M virtual pages. A number of the highest threshold voltage programming states in reduced. This provides tighter distribution of programmed cell threshold voltage, reduced power consumption, reduced programming time, and enhanced device reliability.

摘要翻译： 一种多比特单元（MBC）非易失性存储装置，方法和系统，其中用于向/从存储器阵列写入/读取数据的控制器通过选择性地反转数据字来控制数据的极性，以最大化位数 （M-1）个虚拟页面内编程，并选择性地反转数据字以最小化要在第M个虚拟页面中编程的位数，其中M是每个单元的位数。 当数据字反转时，设置相应的极性控制标志。 当从M个虚拟页面读取时，根据相应的极性标志选择性地反转数据。 许多最高阈值电压编程状态在减少。 这提供了编程单元阈值电压的更严格的分配，降低的功耗，减少的编程时间和增强的器件可靠性。

公开(公告)号：US08619493B2

公开(公告)日：2013-12-31

申请号：US13348107

申请日：2012-01-11

申请人： Jin-Ki Kim

发明人： Jin-Ki Kim

IPC分类号： G11C7/10

CPC分类号： G11C16/08 ,  G06F12/0246 ,  G11C7/1045 ,  G11C8/08 ,  G11C8/10 ,  G11C16/0483 ,  G11C16/10 ,  G11C2216/22

摘要： A flash memory device having at least two bank, where the each bank has an independently configurable page size and core controller. The core controller is local to each bank, and governs memory access operations for the bank that include read, program and erase operations. Each core controller controls timing and activation of row circuits, column circuits, voltage generators, and local input/output path circuits for a corresponding memory access operation of the bank. Concurrent operations are executable in multiple banks to improve performance. Each bank has a page size that is configurable with page size configuration data such that only selected wordlines are activated in response to address data. The configuration data can be loaded into the memory device upon power up for a static page configuration of the bank, or the configuration data can be received with each command to allow for dynamic page configuration of the bank.

摘要翻译： 具有至少两个存储体的闪速存储器件，其中每个存储体具有可独立配置的页面大小和核心控制器。 核心控制器是每个银行本地的，并且管理银行的存储器访问操作，包括读取，编程和擦除操作。 每个核心控制器控制行电路，列电路，电压发生器和本地输入/输出路径电路的定时和激活，用于存储体的相应存储器存取操作。 并发操作可在多个银行中执行，以提高性能。 每个银行的页面大小可配置页面大小的配置数据，以便仅响应于地址数据激活所选择的字线。 在上电时，可以将组态数据加载到存储器件中，以进行存储体的静态页面配置，或者可以通过每个命令接收配置数据以允许存储体的动态页面配置。

公开(公告)号：US08533405B2

公开(公告)日：2013-09-10

申请号：US12812500

申请日：2008-12-16

申请人： Jin-Ki Kim ,  Daniel Albert Hammond

发明人： Jin-Ki Kim ,  Daniel Albert Hammond

IPC分类号： G06F12/00 ,  G11C11/34 ,  G11C8/00

CPC分类号： G11C16/08 ,  G11C5/025 ,  G11C8/06 ,  G11C8/08 ,  G11C8/10 ,  G11C8/14 ,  G11C29/76 ,  H04L12/46

摘要： A nonvolatile memory having a non-power of two memory capacity is disclosed. The nonvolatile memory device includes at least one plane. The plane includes a plurality of blocks with each of the blocks divided into a number of pages and each of the blocks defined along a first dimension by a first number of memory cells for storing data, and along a second dimension of by a second number of memory cells for storing data. The nonvolatile memory has a non-power of two capacity proportionally related to a total number of memory cells in said plane. The nonvolatile memory also includes a plurality of row decoders. An at least substantially one-to-one relationship exists, in the memory device, for number of row decoders to number of pages. Each of the row decoders is configured to facilitate a read operation on an associated page of the memory device.

摘要翻译： 公开了具有两个存储容量的非功率的非易失性存储器。 非易失性存储器件包括至少一个平面。 平面包括多个块，其中每个块划分成多个页面，并且每个块沿着第一维由第一数量的存储单元定义用于存储数据，并且沿着第二维度由第二数量的第二维度 用于存储数据的存储单元。 非易失性存储器具有与所述平面中的存储单元的总数成比例地相关的两个容量的非功率。 非易失性存储器还包括多个行解码器。 在存储器装置中，至少基本上一对一的关系存在多个行解码器到页数。 行解码器中的每一个被配置为便于在存储器件的相关页面上进行读取操作。

公开(公告)号：US08270244B2

公开(公告)日：2012-09-18

申请号：US13159060

申请日：2011-06-13

申请人： Jin-Ki Kim

发明人： Jin-Ki Kim

IPC分类号： G11C7/00

CPC分类号： G11C16/06 ,  G11C5/14 ,  G11C5/143 ,  G11C7/20 ,  G11C16/20

摘要： A dual function memory device architecture compatible with asynchronous operation and synchronous serial operation. The dual function memory device architecture includes one set of physical ports having two different functional assignments. Coupled between the physical ports and core circuits of the memory device are asynchronous and synchronous input and output signal paths or circuits. The signal paths include shared or dedicated buffers coupled to the ports, asynchronous and synchronous command decoders, a network of switches, and a mode detector. The mode detector determines the operating mode of the dual function memory device from a port, and provides the appropriate switch selection signal. The network of switches routes the input or output signals through the asynchronous or synchronous circuits in response to the switch selection signal. The appropriate command decoder interprets the input signals and provides common control logic with the necessary signals for initiating the corresponding operation.

摘要翻译： 兼容异步操作和同步串行操作的双功能存储器件架构。 双功能存储设备架构包括具有两个不同功能分配的一组物理端口。 存储器件的物理端口和核心电路之间的耦合是异步和同步的输入和输出信号路径或电路。 信号路径包括耦合到端口的共享或专用缓冲器，异步和同步命令解码器，开关网络和模式检测器。 模式检测器从端口确定双功能存储器件的工作模式，并提供适当的开关选择信号。 开关网络响应于开关选择信号，通过异步或同步电路路由输入或输出信号。 适当的命令解码器解释输入信号，并提供公共控制逻辑与启动相应操作的必要信号。

公开(公告)号：US08213240B2

公开(公告)日：2012-07-03

申请号：US13169231

申请日：2011-06-27

申请人： Jin-Ki Kim

发明人： Jin-Ki Kim

IPC分类号： G11C16/04

CPC分类号： G11C16/04 ,  G11C7/20 ,  G11C8/08 ,  G11C16/0483 ,  G11C16/14 ,  G11C16/344 ,  G11C16/3445

摘要： In a nonvolatile memory, less than a full block maybe erased as one or more pages. A select voltage is applied through pass transistors to each of plural selected wordlines and an unselect voltage is applied through pass transistor to each of plural unselected wordlines of a selected block. A substrate voltage is applied to the substrate of the selected block. A common select voltage may be applied to each selected wordline and the common unselect voltage may be applied to each unselected wordline. Select and unselect voltages may be applied to any of the wordlines of a select block. A page erase verify operation may be applied to a block having plural erased pages and plural nonerased pages.

摘要翻译： 在非易失性存储器中，少于一个完整的块可能会被擦除为一个或多个页面。 通过通过晶体管将选择电压施加到多个选定字线中的每一个，并且通过传输晶体管将未选择的电压施加到所选块的多个未选择字线中的每一个。 将衬底电压施加到所选块的衬底。 可以将公共选择电压施加到每个所选择的字线，并且可以将公共未选择电压施加到每个未选择的字线。 选择和取消选择电压可以应用于选择块的任何字线。 页面擦除验证操作可以应用于具有多个擦除页面和多个非寻址页面的块。

公开(公告)号：US08120990B2

公开(公告)日：2012-02-21

申请号：US12364665

申请日：2009-02-03

申请人： Jin-Ki Kim

发明人： Jin-Ki Kim

IPC分类号： G11C7/10

CPC分类号： G11C16/08 ,  G06F12/0246 ,  G11C7/1045 ,  G11C8/08 ,  G11C8/10 ,  G11C16/0483 ,  G11C16/10 ,  G11C2216/22

摘要： A flash memory device having at least two bank, where the each bank has an independently configurable page size and core controller. The core controller is local to each bank, and governs memory access operations for the bank that include read, program and erase operations. Each core controller controls timing and activation of row circuits, column circuits, voltage generators, and local input/output path circuits for a corresponding memory access operation of the bank. Concurrent operations are executable in multiple banks to improve performance. Each bank has a page size that is configurable with page size configuration data such that only selected wordlines are activated in response to address data. The configuration data can be loaded into the memory device upon power up for a static page configuration of the bank, or the configuration data can be received with each command to allow for dynamic page configuration of the bank.

摘要翻译： 具有至少两个存储体的闪速存储器件，其中每个存储体具有可独立配置的页面大小和核心控制器。 核心控制器是每个银行本地的，并且管理银行的存储器访问操作，包括读取，编程和擦除操作。 每个核心控制器控制行电路，列电路，电压发生器和本地输入/输出路径电路的定时和激活，用于存储体的相应存储器存取操作。 并发操作可在多个银行中执行，以提高性能。 每个银行的页面大小可配置页面大小的配置数据，以便仅响应于地址数据激活所选择的字线。 在上电时，可以将组态数据加载到存储设备中，以进行存储体的静态页面配置，或者可以通过每个命令接收配置数据以允许存储体的动态页面配置。

公开(公告)号：US20110242885A1

公开(公告)日：2011-10-06

申请号：US13079795

申请日：2011-04-04

申请人： Jin-Ki Kim

发明人： Jin-Ki Kim

IPC分类号： G11C11/00 ,  H01L21/8239

CPC分类号： G11C13/0004 ,  G11C13/0023 ,  G11C13/004 ,  G11C13/0069 ,  G11C2213/71 ,  H01L27/2409 ,  H01L27/2436 ,  H01L27/2445 ,  H01L27/2481 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144

摘要： A memory device includes a stack of semiconductor layers. A circuit is on a layer of the stack of semiconductor layers. A primary memory array is on another layer of the stack of semiconductor layers different from the layer comprising the circuit. A plurality of electrical communication paths are between the circuit and the primary memory array. The circuit controls the operation of the primary memory array over the electrical communication paths.

摘要翻译： 存储器件包括一叠半导体层。 电路在半导体层叠层的一层上。 主存储器阵列位于与包括电路的层不同的半导体层堆叠的另一层上。 多个电通信路径在电路和主存储器阵列之间。 该电路控制主存储器阵列在电通信路径上的操作。

公开(公告)号：US07894230B2

公开(公告)日：2011-02-22

申请号：US12429310

申请日：2009-04-24

申请人： Jin-Ki Kim

发明人： Jin-Ki Kim

IPC分类号： G11C5/02

CPC分类号： G11C5/063 ,  G11C5/02 ,  G11C5/06 ,  G11C16/30 ,  H01L21/50 ,  H01L24/73 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/0554 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06596 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： A stack that includes non-volatile memory devices is disclosed. One of the non-volatile memory devices in the stack is a master device, and the remaining memory device or devices is a slave device(s).

摘要翻译： 公开了一种包括非易失性存储器件的堆叠。 堆栈中的非易失性存储器件之一是主器件，而其余存储器件或器件是从器件。