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281 条记录 (耗时 0.031 秒)

    Metal electrical fuse structure
    81.
    发明申请
    Metal electrical fuse structure 有权
    金属电熔丝结构

    公开(公告)号：US20070145515A1

    公开(公告)日：2007-06-28

    申请号：US11320233

    申请日：2005-12-27

    申请人： Hsueh-Chung Chen ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Shang-Yun Hou

    发明人： Hsueh-Chung Chen ,  Hao-Yi Tsai ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Shang-Yun Hou

    IPC分类号： H01L29/00

    CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

    摘要： An electrical fuse and a method for forming the same are provided. The electrical fuse includes a dielectric layer over a shallow trench isolation region and a contact plug extending from a top surface of the dielectric layer to the shallow trench isolation region, wherein the contact plug comprises a middle portion substantially narrower than the two end portions. The contact plug forms a fuse element. The electrical fuse further includes two metal lines in a metallization layer on the dielectric layer, wherein each of the two metal lines is connected to different ones of the end portions of the contact plug.

    摘要翻译： 提供电熔丝及其形成方法。 电熔丝包括在浅沟槽隔离区域上的电介质层和从电介质层的顶表面延伸到浅沟槽隔离区域的接触插塞，其中接触插塞包括基本上比两个端部部分窄的中间部分。 接触插头形成熔丝元件。 电熔丝还包括在电介质层上的金属化层中的两条金属线，其中两条金属线中的每一条连接到接触插塞的不同端部。

    Wafer scribe line structure for improving IC reliability
    83.
    发明授权
    Wafer scribe line structure for improving IC reliability 有权
    晶片刻划线结构，提高IC的可靠性

    公开(公告)号：US08648444B2

    公开(公告)日：2014-02-11

    申请号：US12054082

    申请日：2008-03-24

    申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Yu-Wen Liu

    发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Yu-Wen Liu

    IPC分类号： H01L21/78

    CPC分类号： H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A semiconductor wafer having a multi-layer wiring structure is disclosed. The wafer comprises a plurality of chip die areas arranged on the wafer in an array and scribe line areas between the chip die areas. The scribe lines of a semiconductor wafer having USG top-level wiring layers above ELK wiring layers have at least one metal film structures substantially covering corner regions where two scribe lines intersect to inhibit delamination at the USG/ELK interface during wafer dicing operation.

    摘要翻译： 公开了具有多层布线结构的半导体晶片。 晶片包括排列在晶片上的多个芯片管芯区域和在芯片管芯区域之间的划线区域。 具有在ELK布线层之上的USG顶层布线层的半导体晶片的划线具有至少一个金属膜结构，其基本上覆盖两个划线相交的拐角区域，以在晶片切割操作期间在USG / ELK界面处抑制分层。

    Parametric testline with increased test pattern areas
    86.
    发明授权
    Parametric testline with increased test pattern areas 有权
    参数测试线具有增加的测试图案区域

    公开(公告)号：US08125233B2

    公开(公告)日：2012-02-28

    申请号：US12704252

    申请日：2010-02-11

    申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    IPC分类号： G01R31/26

    CPC分类号： G01R31/2884 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An integrated circuit parametric testline providing increased test pattern areas is disclosed. The testline comprises a dielectric layer over a substrate, a plurality of probe pads over the dielectric layer, and a first device under test (DUT) formed in the testline in a space underlying the probe pads. The testline may also include a second DUT, which is formed in a space underlying the probe pads overlying the first DUT in an overlaying configuration. The testline may further include a polygon shaped probe pad structure providing an increased test pattern area between adjacent probe pads.

    摘要翻译： 公开了一种提供增加的测试图案区域的集成电路参数测试线。 测试线包括衬底上的电介质层，电介质层上的多个探针焊盘，以及形成在探针焊盘下方空间中的测试线中的第一被测器件（DUT）。 测试线还可以包括第二DUT，其以覆盖配置形成在覆盖第一DUT的探针焊盘下方的空间中。 测试线还可以包括多边形形状的探针焊盘结构，其提供相邻探针焊盘之间增加的测试图案区域。

    PACKAGE STRUCTURES
    87.
    发明申请
    PACKAGE STRUCTURES 有权
    包装结构

    公开(公告)号：US20110062597A1

    公开(公告)日：2011-03-17

    申请号：US12946930

    申请日：2010-11-16

    申请人： Benson LIU ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    发明人： Benson LIU ,  Hsien-Wei Chen ,  Shin-Puu Jeng ,  Hao-Yi Tsai

    IPC分类号： H01L25/07

    CPC分类号： H01L25/0657 ,  H01L2224/16225 ,  H01L2224/48227 ,  H01L2225/06555 ,  H01L2225/06589 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2224/0401

    摘要： A package structure includes a substrate, a first die and at least one second die. The substrate includes a first pair of parallel edges and a second pair of parallel edges. The first die is mounted over the substrate. The first die includes a third pair of parallel edges and a fourth pair of parallel edges, wherein the third pair of parallel edges and the fourth pair of parallel edges are not parallel to the first pair of parallel edges and the second pair of parallel edges, respectively. The at least one second die is mounted over the first die.

    摘要翻译： 封装结构包括衬底，第一管芯和至少一个第二管芯。 衬底包括第一对平行边缘和第二对平行边缘。 第一个模具安装在基板上。 第一管芯包括第三对平行边缘和第四对平行边缘，其中第三对平行边缘和第四对平行边缘不平行于第一对平行边缘和第二对平行边缘， 分别。 至少一个第二管芯安装在第一管芯上。

    STRUCTURE FOR IMPROVING DIE SAW QUALITY
    89.
    发明申请
    STRUCTURE FOR IMPROVING DIE SAW QUALITY 有权
    改善牙齿质量的结构

    公开(公告)号：US20100252916A1

    公开(公告)日：2010-10-07

    申请号：US12417394

    申请日：2009-04-02

    申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Shin-Puu Jeng

    IPC分类号： H01L23/544

    CPC分类号： H01L21/78 ,  H01L23/562 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A semiconductor device is provided that includes a semiconductor substrate, a plurality of dies formed on the semiconductor substrate, the plurality of dies being separated from one another by a first region extending along a first direction and a second region extending along a second direction different from the first direction, a dummy metal structure formed within a third region that includes a region defined by an intersection of the first region and the second region, a plurality of metal interconnection layers formed over the substrate, and a plurality of dielectric layers formed over the substrate. Each of the metal interconnection layers is disposed within each of the dielectric layers and a dielectric constant of at least one of the dielectric layers is less than about 2.6.

    摘要翻译： 提供了一种半导体器件，其包括半导体衬底，形成在半导体衬底上的多个管芯，所述多个管芯沿着第一方向延伸的第一区域彼此分离，并且沿着不同于第二方向的第二方向延伸的第二区域 第一方向，形成在第三区域内的虚设金属结构，所述第三区域包括由所述第一区域和所述第二区域的交点限定的区域，形成在所述基板上的多个金属互连层，以及形成在所述第二区域上的多个电介质层 基质。 每个金属互连层设置在每个介电层内，并且至少一个电介质层的介电常数小于约2.6。

    Method for fabricating air gap for semiconductor device
    90.
    发明授权
    Method for fabricating air gap for semiconductor device 有权
    制造半导体器件气隙的方法

    公开(公告)号：US07803713B2

    公开(公告)日：2010-09-28

    申请号：US11533809

    申请日：2006-09-21

    申请人： Hsien-Wei Chen ,  Hsueh-Chung Chen ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Hsueh-Chung Chen ,  Shin-Puu Jeng

    IPC分类号： H01L21/302 ,  H01L21/461

    CPC分类号： H01L21/7682 ,  H01L21/0206

    摘要： A method for fabricating an interconnect structure in a semiconductor device. A masking layer is formed on a dielectric layer formed on a substrate, having at least one opening. The opening is transferred into the dielectric layer. A Plasma stripping process is performed to remove the masking layer, such that a damaged sidewall portion of the dielectric layer surrounding the opening therein is formed. The opening in the dielectric layer is filled with a conductive element. The damaged sidewall portion of the dielectric layer is removed to form a gap between the dielectric layer and the conductive element, wherein substances from removal of the damaged sidewall portion of the dielectric layer are formed on the conductive element. The substances are removed using a citric acid solution.

    摘要翻译： 一种在半导体器件中制造互连结构的方法。 在形成在基板上的电介质层上形成有至少一个开口的掩模层。 开口转移到电介质层中。 进行等离子体剥离处理以去除掩模层，从而形成围绕其中的开口的电介质层的受损侧壁部分。 电介质层中的开口填充有导电元件。 去除电介质层损坏的侧壁部分，以形成电介质层和导电元件之间的间隙，其中去除导电元件上介质层损坏的侧壁部分的物质。 使用柠檬酸溶液除去物质。