公开(公告)号：US20110231735A1

公开(公告)日：2011-09-22

申请号：US13015850

申请日：2011-01-28

申请人： Chul-Woo PARK ,  Hong-Sun HWANG ,  Kwan-Young OH ,  Sang-Beom KANG

发明人： Chul-Woo PARK ,  Hong-Sun HWANG ,  Kwan-Young OH ,  Sang-Beom KANG

IPC分类号： G06F11/00

CPC分类号： G06F11/1044

摘要： A stacked semiconductor memory device comprises an error correction code (ECC) controller that controls the number of bits in an ECC word and corrects errors in memory cell array layers using the ECC word.

摘要翻译： 叠层半导体存储器件包括纠错码（ECC）控制器，该纠错码控制ECC字中的位数，并使用ECC字校正存储单元阵列层中的错误。

公开(公告)号：US20110228581A1

公开(公告)日：2011-09-22

申请号：US13015847

申请日：2011-01-28

申请人： Chul-Woo PARK ,  Hong-Sun HWANG ,  Sang-Beom KANG ,  Won-Seok LEE

发明人： Chul-Woo PARK ,  Hong-Sun HWANG ,  Sang-Beom KANG ,  Won-Seok LEE

IPC分类号： G11C5/02 ,  G11C29/04

CPC分类号： G11C5/025 ,  G11C29/80

摘要： A stacked semiconductor memory device comprises memory cell array layers that are stacked in an inverted wedge shape and have different redundancy sizes from each other. The stacked semiconductor memory device has space for vertical connection between layers, a relatively small size, and a relatively high yield.

摘要翻译： 层叠的半导体存储器件包括以倒置的楔形堆叠并且具有彼此不同的冗余尺寸的存储单元阵列层。 层叠的半导体存储器件具有用于层之间的垂直连接的空间，相对较小的尺寸和相对高的产量。

公开(公告)号：US20140022836A1

公开(公告)日：2014-01-23

申请号：US13945007

申请日：2013-07-18

申请人： Hye-Jin KIM ,  Hyung-Rok OH ,  Dong-Seok KANG ,  Dong-Hyun SOHN ,  Sang-Beom KANG ,  Chul-Woo PARK ,  Yun-Sang LEE

发明人： Hye-Jin KIM ,  Hyung-Rok OH ,  Dong-Seok KANG ,  Dong-Hyun SOHN ,  Sang-Beom KANG ,  Chul-Woo PARK ,  Yun-Sang LEE

IPC分类号： G11C29/10 ,  G11C11/16

CPC分类号： G11C29/10 ,  G11C11/16 ,  G11C11/161 ,  G11C11/165 ,  G11C11/1673 ,  G11C11/1675 ,  G11C29/32 ,  G11C29/34 ,  G11C2029/2602

摘要： A semiconductor memory device includes a memory cell array, a mode register set and a test circuit. The memory cell array includes a plurality of wordlines, a plurality of bitlines, and a plurality of spin-transfer torque magneto-resistive random access memory (STT-MRAM) cells, and each STT-MRAM cell disposed in a cross area of each wordline and bitline, and the STT-MRAM cell includes a magnetic tunnel junction (MTJ) element and a cell transistor. The MTJ element includes a free layer, a barrier layer and a pinned layer. A gate of the cell transistor is coupled to a wordline, a first electrode of the cell transistor is coupled to a bitline via the MTJ element, and a second electrode of the cell transistor is coupled to a source line. The mode register set is configured to set a test mode, and the test circuit is configured to perform a test operation by using the mode register set.

摘要翻译： 半导体存储器件包括存储单元阵列，模式寄存器组和测试电路。 存储单元阵列包括多个字线，多个位线和多个自旋转移转矩磁阻随机存取存储器（STT-MRAM）单元，每个STT-MRAM单元设置在每个字线的交叉区域 和位线，并且STT-MRAM单元包括磁隧道结（MTJ）元件和单元晶体管。 MTJ元件包括自由层，阻挡层和钉扎层。 单元晶体管的栅极耦合到字线，单元晶体管的第一电极通过MTJ元件耦合到位线，并且单元晶体管的第二电极耦合到源极线。 模式寄存器组被配置为设置测试模式，并且测试电路被配置为通过使用模式寄存器集执行测试操作。

公开(公告)号：US20110228582A1

公开(公告)日：2011-09-22

申请号：US13024566

申请日：2011-02-10

申请人： Chul-Woo PARK ,  Hong-Sun HWANG ,  In-Gyu BAEK ,  Dong-Hyun SOHN

发明人： Chul-Woo PARK ,  Hong-Sun HWANG ,  In-Gyu BAEK ,  Dong-Hyun SOHN

IPC分类号： G11C5/02 ,  G11C5/06 ,  H01L27/24 ,  H01L21/77

CPC分类号： H01L21/77 ,  G11C5/025 ,  G11C5/063 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0023 ,  G11C2213/71 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/24

摘要： A stacked semiconductor memory device comprises a semiconductor substrate having a functional circuit, a plurality of memory cell array layers, and at least one connection layer. The memory cell array layers are stacked above the semiconductor substrate. The connection layers are stacked above the semiconductor substrate independent of the memory cell array layers. The connection layers electrically connect memory cell selecting lines arranged on the memory cell array layers to the functional circuit.

摘要翻译： 叠层半导体存储器件包括具有功能电路，多个存储单元阵列层以及至少一个连接层的半导体衬底。 存储单元阵列层堆叠在半导体衬底之上。 连接层堆叠在半导体衬底之上，独立于存储单元阵列层。 连接层将布置在存储单元阵列层上的存储单元选择线电连接到功能电路。

公开(公告)号：US20130282973A1

公开(公告)日：2013-10-24

申请号：US13720998

申请日：2012-12-19

申请人： Sang-Yun KIM ,  Jong-Pil SON ,  Su-A KIM ,  Chul-Woo PARK ,  Hong-Sun HWANG

发明人： Sang-Yun KIM ,  Jong-Pil SON ,  Su-A KIM ,  Chul-Woo PARK ,  Hong-Sun HWANG

IPC分类号： G11C11/406

CPC分类号： G11C11/40615 ,  G11C11/40611 ,  G11C11/40618 ,  G11C11/40622 ,  G11C11/408 ,  G11C11/4096 ,  G11C2211/4061

摘要： A method of operating a volatile memory device includes storing address information of weak cell rows. According to some examples, after writing to a weak cell row, a refresh operation is performed on the weak cell row within a predetermined time. According to some examples, the writing operation to a weak cell row may be performed with a longer write recovery time than a write recovery time to normal cell rows.

摘要翻译： 操作易失性存储器件的方法包括存储弱单元行的地址信息。 根据一些示例，在写入弱单元行之后，在预定时间内对弱单元行执行刷新操作。 根据一些示例，可以以对正常单元行的写恢复时间更长的写恢复时间来执行对弱单元行的写入操作。

公开(公告)号：US20130279283A1

公开(公告)日：2013-10-24

申请号：US13733884

申请日：2013-01-03

申请人： Eun-Sung SEO ,  Chul-Woo PARK ,  Hong-Sun HWANG

发明人： Eun-Sung SEO ,  Chul-Woo PARK ,  Hong-Sun HWANG

IPC分类号： G11C7/00

CPC分类号： G11C7/00 ,  G11C11/40611

摘要： A memory system includes at least one memory device and a memory controller. The at least one memory device includes a refresh request circuit that generates refresh request signals at timings based on data retention times of memory cells, such as based on individual data retention times of a memory cell row. The memory controller schedules operation commands for the at least one memory device in response to the received refresh request signals.

摘要翻译： 存储器系统包括至少一个存储器设备和存储器控制器。 所述至少一个存储器件包括刷新请求电路，其基于存储器单元的数据保留时间（例如基于存储器单元行的各个数据保留时间）在定时产生刷新请求信号。 存储器控制器响应于接收到的刷新请求信号调度至少一个存储器件的操作命令。

公开(公告)号：US20160055056A1

公开(公告)日：2016-02-25

申请号：US14729656

申请日：2015-06-03

申请人： Jong-Pil SON ,  Chul-Woo PARK ,  Seong-Jin JANG ,  Hoi-Ju CHUNG ,  Sang-Uhn CHA

发明人： Jong-Pil SON ,  Chul-Woo PARK ,  Seong-Jin JANG ,  Hoi-Ju CHUNG ,  Sang-Uhn CHA

IPC分类号： G06F11/10 ,  G11C29/52

CPC分类号： G06F11/1008 ,  G06F11/1004 ,  G06F11/1024 ,  G06F11/1068 ,  G06F11/1666 ,  G11C2029/0411

摘要： A memory device having an error notification function includes an error correction code (ECC) engine detecting and correcting an error bit by performing an ECC operation on data of the plurality of memory cells, and an error notifying circuit configured to output an error signal according to the ECC operation. The ECC engine outputs error information corresponding to the error bit corresponding to a particular address corrected by the ECC operation. The error notifying circuit may output the error signal when the particular address is not the same as any one of existing one or more failed addresses.

摘要翻译： 具有错误通知功能的存储装置包括通过对多个存储单元的数据执行ECC操作来检测和校正错误位的纠错码（ECC）引擎，以及错误通知电路，配置为根据 ECC操作。 ECC引擎输出与通过ECC操作校正的特定地址相对应的错误位对应的错误信息。 当特定地址与现有一个或多个故障地址中的任一个不同时，错误通知电路可以输出错误信号。

公开(公告)号：US20140013183A1

公开(公告)日：2014-01-09

申请号：US13915179

申请日：2013-06-11

申请人： Young-Soo SOHN ,  Chul-Woo PARK ,  Jong-Pil SON ,  Jung-bae LEE

发明人： Young-Soo SOHN ,  Chul-Woo PARK ,  Jong-Pil SON ,  Jung-bae LEE

IPC分类号： G06F11/10

CPC分类号： G06F11/1012 ,  G06F11/10 ,  G06F11/1024 ,  G06F11/1048 ,  G06F11/106 ,  G11C2029/0411 ,  H03M13/3707

摘要： An error correction apparatus includes an error correction circuit configured to selectively perform error correction on a portion of data that is at least one of written to and read from a plurality of memory cells of a memory device. The portion of data is at least one of written to and read from a subset of the plurality of memory cells, and the subset includes only fail cells among the plurality of memory cells. The error correction apparatus further includes a fail address storage circuit configured to store address information for the fail cells.

摘要翻译： 纠错装置包括：纠错电路，被配置为对存储器件的多个存储单元的至少一个写入和读出的数据的一部分进行选择性地执行纠错。 数据的部分是从多个存储器单元的子集写入和读出中的至少一个，并且该子集仅包括多个存储器单元中的故障单元。 误差校正装置还包括故障地址存储电路，其被配置为存储故障单元的地址信息。

公开(公告)号：US20070109013A1

公开(公告)日：2007-05-17

申请号：US11566670

申请日：2006-12-04

申请人： Seung-Hoon LEE ,  Chul-Woo PARK

发明人： Seung-Hoon LEE ,  Chul-Woo PARK

IPC分类号： H03K19/003

CPC分类号： G01K7/42

摘要： A method for outputting internal temperature data in a semiconductor memory device can output, at high speed, relatively accurate temperature data externally, without continuously or periodically driving a temperature sensor. The method for outputting the internal temperature data comprises externally outputting internal temperature data stored in a register in a preceding driving cycle in response to a temperature data request signal; driving a temperature sensor during a predefined time section after the output of the internal temperature data is completed; and storing the internal temperature data obtained from the temperature sensor in the register. Power consumption is reduced and accurate temperature data is output externally within a shorter time.

摘要翻译： 用于输出半导体存储器件中的内部温度数据的方法可以高速输出外部相对精确的温度数据，而不用连续地或周期地驱动温度传感器。 用于输出内部温度数据的方法包括响应于温度数据请求信号在前一个驱动周期内外部输出存储在寄存器中的内部温度数据; 在内部温度数据的输出完成之后的预定时间段内驱动温度传感器; 并将从温度传感器获得的内部温度数据存储在寄存器中。 降低功耗，并在较短的时间内外部输出精确的温度数据。

公开(公告)号：US20150364178A1

公开(公告)日：2015-12-17

申请号：US14677991

申请日：2015-04-03

申请人： Chan-Kyung KIM ,  Kee-Won KWON ,  Su-A KIM ,  Chul-Woo PARK ,  Jae-Youn YOUN

发明人： Chan-Kyung KIM ,  Kee-Won KWON ,  Su-A KIM ,  Chul-Woo PARK ,  Jae-Youn YOUN

IPC分类号： G11C11/16 ,  G11C5/08

CPC分类号： G11C11/16 ,  G11C5/025 ,  G11C5/08 ,  G11C7/065 ,  G11C11/161 ,  G11C11/1653 ,  G11C11/1655 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/4091 ,  G11C13/0023 ,  G11C13/004 ,  G11C2013/0042 ,  G11C2213/79 ,  G11C2213/82

摘要： A memory core of a resistive type memory device includes at least a first resistive type memory cell coupled to a bit-line, a first resistance to voltage converter and a bit-line sense amplifier. The first resistance to voltage converter is coupled to the bit-line at a first node. The first resistance to voltage converter converts a resistance of the first resistive type memory cell to a corresponding voltage based on a read column selection signal. The bit-line sense amplifier is coupled to the bit-line at the first node and is coupled to a complementary bit-line at a second node. The bit-line sense amplifier senses and amplifies a voltage difference of the bit-line and the complementary bit-line in response to a sensing control signal.

摘要翻译： 电阻型存储器件的存储核心至少包括耦合到位线的第一电阻型存储单元，第一电阻转换器和位线读出放大器。 第一电阻转换器在第一节点处耦合到位线。 第一电阻转换器基于读列选择信号将第一电阻型存储单元的电阻转换成相应的电压。 位线读出放大器耦合到第一节点处的位线，并且耦合到第二节点处的互补位线。 位线检测放大器响应于感测控制信号而感测和放大位线和互补位线的电压差。