公开(公告)号：US08362573B2

公开(公告)日：2013-01-29

申请号：US12787966

申请日：2010-05-26

申请人： Chung-Cheng Wu ,  Ali Keshavarzi ,  Ka Hing Fung ,  Ta-Pen Guo ,  Jiann-Tyng Tzeng ,  Yen-Ming Chen ,  Shyue-Shyh Lin ,  Shyh-Wei Wang ,  Sheng-Jier Yang ,  Hsiang-Jen Tseng ,  David B. Scott ,  Min Cao

发明人： Chung-Cheng Wu ,  Ali Keshavarzi ,  Ka Hing Fung ,  Ta-Pen Guo ,  Jiann-Tyng Tzeng ,  Yen-Ming Chen ,  Shyue-Shyh Lin ,  Shyh-Wei Wang ,  Sheng-Jier Yang ,  Hsiang-Jen Tseng ,  David B. Scott ,  Min Cao

IPC分类号： H01L29/76

CPC分类号： H01L29/665 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823871 ,  H01L23/485 ,  H01L27/0207 ,  H01L27/092 ,  H01L29/7848 ,  H01L2224/16225

摘要： An integrated circuit includes a first diffusion area for a first type transistor. The first type transistor includes a first drain region and a first source region. A second diffusion area for a second type transistor is spaced from the first diffusion area. The second type transistor includes a second drain region and a second source region. A gate electrode continuously extends across the first diffusion area and the second diffusion area in a routing direction. The first metallic layer is electrically coupled with the first source region. The first metallic layer and the first diffusion area overlap with a first distance. A second metallic layer is electrically coupled with the first drain region and the second drain region. The second metallic layer and the first diffusion area overlap with a second distance. The first distance is larger than the second distance.

摘要翻译： 集成电路包括用于第一类型晶体管的第一扩散区域。 第一类型晶体管包括第一漏极区域和第一源极区域。 用于第二类型晶体管的第二扩散区域与第一扩散区域间隔开。 第二类型晶体管包括第二漏极区域和第二源极区域。 栅电极在布线方向上连续延伸穿过第一扩散区域和第二扩散区域。 第一金属层与第一源区电耦合。 第一金属层和第一扩散区域与第一距离重叠。 第二金属层与第一漏极区域和第二漏极区域电耦合。 第二金属层和第一扩散区域与第二距离重叠。 第一距离大于第二距离。

公开(公告)号：US20130130456A1

公开(公告)日：2013-05-23

申请号：US13722142

申请日：2012-12-20

申请人： Chung-Cheng WU ,  Ali KESHAVARZI ,  Fung Ka HING ,  Ta-Pen GUO ,  Jiann-Tyng TZENG ,  Yen-Ming CHEN ,  Shyue-Shyh LIN ,  Shyh-Wei WANG ,  Sheng-Jier YANG ,  Hsiang-Jen TSENG ,  David B. Scott ,  Min CAO

发明人： Chung-Cheng WU ,  Ali KESHAVARZI ,  Fung Ka HING ,  Ta-Pen GUO ,  Jiann-Tyng TZENG ,  Yen-Ming CHEN ,  Shyue-Shyh LIN ,  Shyh-Wei WANG ,  Sheng-Jier YANG ,  Hsiang-Jen TSENG ,  David B. Scott ,  Min CAO

IPC分类号： H01L29/66

CPC分类号： H01L29/665 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823871 ,  H01L23/485 ,  H01L27/0207 ,  H01L27/092 ,  H01L29/7848 ,  H01L2224/16225

摘要： A method of forming an integrated circuit including forming a first diffusion area and a second diffusion area on a substrate, wherein the first diffusion area is configured for a first type transistor, the second diffusion area is configured for a second type transistor. The method further includes forming first source and drain regions in the first diffusion area. The method further includes forming second source and drain regions in the second diffusion area. The method further includes forming a gate electrode extending across the first diffusion area and the second diffusion area. The method further includes forming a first metallic layer, a second metallic layer, and a third metallic layer. The first metallic layer is electrically coupled with the first source region. The second metallic layer is electrically coupled with the first and second drain regions. The third metallic layer is electrically coupled with the second source region.

摘要翻译： 一种形成集成电路的方法，包括在衬底上形成第一扩散区域和第二扩散区域，其中所述第一扩散区域被配置为用于第一类型晶体管，所述第二扩散区域被配置为用于第二类型晶体管。 该方法还包括在第一扩散区域中形成第一源区和漏区。 该方法还包括在第二扩散区域中形成第二源区和漏区。 该方法还包括形成跨越第一扩散区域和第二扩散区域延伸的栅电极。 该方法还包括形成第一金属层，第二金属层和第三金属层。 第一金属层与第一源区电耦合。 第二金属层与第一和第二漏极区域电耦合。 第三金属层与第二源极区域电耦合。

公开(公告)号：US08122406B2

公开(公告)日：2012-02-21

申请号：US12259050

申请日：2008-10-27

申请人： Bing J. Sheu ,  Jiann-Tyng Tzeng ,  David B. Scott

发明人： Bing J. Sheu ,  Jiann-Tyng Tzeng ,  David B. Scott

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： A method for generating model files of target devices of an integrated circuit includes providing the target devices; providing a device target set for the target devices, wherein the device target set comprises target values of parameters of the target devices; determining a nearest known model related to the target devices, wherein the nearest known model comprises a first model file; performing a sensitivity analysis to determine sensitive parameters in the first model file; modifying the sensitive parameters in the first model file to generate a second model file; and determining a fitness value of a circuit simulated using the second model file with values of parameters in the device target set.

摘要翻译： 一种用于生成集成电路的目标设备的模型文件的方法包括提供目标设备; 提供针对所述目标设备的设备目标集合，其中所述设备目标集合包括所述目标设备的参数的目标值; 确定与所述目标设备相关的最近的已知模型，其中所述最近的已知模型包括第一模型文件; 执行灵敏度分析以确定第一模型文件中的敏感参数; 修改第一模型文件中的敏感参数以生成第二模型文件; 以及使用所述第二模型文件模拟的电路的适合度值来确定所述设备目标集合中的参数值。

公开(公告)号：US20100106469A1

公开(公告)日：2010-04-29

申请号：US12259050

申请日：2008-10-27

申请人： Bing J. Sheu ,  Jiann-Tyng Tzeng ,  David B. Scott

发明人： Bing J. Sheu ,  Jiann-Tyng Tzeng ,  David B. Scott

IPC分类号： G06F17/10 ,  G06F17/50

CPC分类号： G06F17/5036

摘要： A method for generating model files of target devices of an integrated circuit includes providing the target devices; providing a device target set for the target devices, wherein the device target set comprises target values of parameters of the target devices; determining a nearest known model related to the target devices, wherein the nearest known model comprises a first model file; performing a sensitivity analysis to determine sensitive parameters in the first model file; modifying the sensitive parameters in the first model file to generate a second model file; and determining a fitness value of a circuit simulated using the second model file with values of parameters in the device target set.

摘要翻译： 一种用于生成集成电路的目标设备的模型文件的方法包括提供目标设备; 提供针对所述目标设备的设备目标集合，其中所述设备目标集合包括所述目标设备的参数的目标值; 确定与所述目标设备相关的最近的已知模型，其中所述最近的已知模型包括第一模型文件; 执行灵敏度分析以确定第一模型文件中的敏感参数; 修改第一模型文件中的敏感参数以生成第二模型文件; 以及使用所述第二模型文件模拟的电路的适合度值来确定所述设备目标集合中的参数值。

公开(公告)号：US20110041592A1

公开(公告)日：2011-02-24

申请号：US12920307

申请日：2008-11-14

申请人： Joe W. Schmoeller ,  David B. Scott ,  Robert D. Oexman ,  Joshua Carrier

发明人： Joe W. Schmoeller ,  David B. Scott ,  Robert D. Oexman ,  Joshua Carrier

IPC分类号： G01N3/40

CPC分类号： A47C31/123 ,  G01M99/001

摘要： A method of testing a sleep support member, the method including: identifying the sleep support member; determining a tested comfort/support value for the identified sleep support member before the identified sleep support member is provided to a customer; and determining whether the tested comfort/support value is within a predetermined tolerance level of a goal comfort/support value for the identified sleep support member. An apparatus for testing a sleep support member, the apparatus including: an identification unit configured to identify the sleep support member; a comfort/support testing unit configured to determine a tested comfort/support value for the identified sleep support member before the identified sleep support member is provided to a customer; and an analysis unit configured to determine whether the tested comfort/support value is within a predetermined tolerance level of a goal comfort/support value for the identified sleep support member.

摘要翻译： 一种测试睡眠支撑构件的方法，所述方法包括：识别所述睡眠支撑构件; 在所识别的睡眠支持构件被提供给顾客之前，确定所识别的睡眠支持构件的测试舒适度/支持值; 以及确定测试的舒适度/支持值是否在所识别的睡眠支持构件的目标舒适度/支持值的预定公差水平内。 一种用于测试睡眠支撑构件的装置，所述装置包括：识别单元，被配置为识别所述睡眠支撑构件; 舒适/支持测试单元，其被配置为在所识别的睡眠支持构件被提供给顾客之前确定所识别的睡眠支撑构件的测试舒适度/支持值; 以及分析单元，其被配置为确定所测试的舒适度/支持值是否在所识别的睡眠支持构件的目标舒适度/支持值的预定公差水平内。

公开(公告)号：US07376038B2

公开(公告)日：2008-05-20

申请号：US11385151

申请日：2006-03-21

申请人： Sudha Thiruvengadam ,  Ramaprasath Vilangudipitchai ,  David B. Scott ,  Uming U. Ko ,  Alice Wang

发明人： Sudha Thiruvengadam ,  Ramaprasath Vilangudipitchai ,  David B. Scott ,  Uming U. Ko ,  Alice Wang

IPC分类号： G11C5/14

CPC分类号： G11C8/10

摘要： A computer system including a control logic and a storage coupled to the control logic. The storage includes a plurality of bitcells and bitlines used to transfer data between the control logic and the bitcells. The control logic provides an address of a target bitcell to the storage. Within a single clock cycle, the storage uses the address to activate the target bitcell, to precharge bitlines coupled to the target bitcell, and to access the target bitcell.

摘要翻译： 一种包括控制逻辑和耦合到控制逻辑的存储器的计算机系统。 存储器包括用于在控制逻辑和位单元之间传送数据的多个比特单元和位线。 控制逻辑向存储器提供目标位单元的地址。 在单个时钟周期内，存储器使用地址来激活目标比特单元，以预先耦合到目标比特单元的位线，并访问目标比特单元。

公开(公告)号：US07307471B2

公开(公告)日：2007-12-11

申请号：US11213477

申请日：2005-08-26

申请人： Gordon Gammie ,  Alice Wang ,  Uming U. Ko ,  David B. Scott

发明人： Gordon Gammie ,  Alice Wang ,  Uming U. Ko ,  David B. Scott

IPC分类号： G05F1/565

CPC分类号： H03K19/0008 ,  H03K19/00384

摘要： A device for adaptively controlling a voltage supplied to circuitry in close proximity to the device, comprising a processing module and a first tracking element coupled to the processing module. The first tracking element produces a first value indicative of a first estimated speed associated with the circuitry. The device also comprises a second tracking element coupled to the processing module. The second tracking element produces a second value indicative of a second estimated speed associated with the circuitry. The processing module compares each of the first and second values to respective target values and causes a voltage output to be adjusted based on the comparisons. The first and second tracking elements comprise a plurality of transistors, at least some of the transistors selectively provided with a transistor bias voltage to adjust transistor speed.

摘要翻译： 一种用于自适应地控制提供给设备附近的电路的电压的装置，包括耦合到处理模块的处理模块和第一跟踪元件。 第一跟踪元件产生指示与电路相关联的第一估计速度的第一值。 该装置还包括耦合到处理模块的第二跟踪元件。 第二跟踪元件产生指示与电路相关联的第二估计速度的第二值。 处理模块将第一和第二值中的每一个与各自的目标值进行比较，并且基于比较使得电压输出被调整。 第一和第二跟踪元件包括多个晶体管，至少一些晶体管选择性地提供晶体管偏置电压以调整晶体管速度。

公开(公告)号：US06831337B2

公开(公告)日：2004-12-14

申请号：US10622052

申请日：2003-07-17

申请人： Zhiqiang Wu ,  David B. Scott

发明人： Zhiqiang Wu ,  David B. Scott

IPC分类号： H01L2972

CPC分类号： H01L29/66659 ,  H01L27/0266 ,  H01L29/0692 ,  H01L29/7835

摘要： A method of forming a transistor (70) in a semiconductor active area (78). The method forms a gate structure (G2) in a fixed relationship to the semiconductor active area thereby defining a first source/drain region (R1) adjacent a first gate structure sidewall and a second source/drain region (R2) adjacent a second sidewall gate structure. The method also forms a lightly doped diffused region (801) formed in the first source/drain region and extending under the gate structure, wherein the lightly doped diffused region comprises a varying resistance in a direction parallel to the gate structure.

摘要翻译： 一种在半导体有源区（78）中形成晶体管（70）的方法。 该方法形成与半导体有源区域固定关系的栅极结构（G2），从而限定与第一栅极结构侧壁相邻的第一源极/漏极区域（R1）和邻近第二侧壁栅极的第二源极/漏极区域（R2） 结构体。 该方法还形成在第一源极/漏极区域中形成并在栅极结构下方延伸的轻掺杂扩散区域（801），其中轻掺杂扩散区域包括与栅极结构平行的方向上的变化的电阻。

公开(公告)号：US06249452B1

公开(公告)日：2001-06-19

申请号：US09400694

申请日：1999-09-22

申请人： David B. Scott

发明人： David B. Scott

IPC分类号： G11C508

CPC分类号： G11C7/18 ,  G03F7/2022 ,  H01L23/528 ,  H01L27/10885 ,  H01L2924/0002 ,  H01L2924/00

摘要： A compact data line arrangement (600) includes “twisted” data line pairs (604a-604c) disposed in a first direction. Each twisted data line pair (604a-604c) includes an upper segment pair (608a-608f) that is connected to a lower segment pair (610a-610f) by a twist structure (612a-612c). The upper and lower segment pairs (608a-608f and 610a-610f) can be formed with a first pitch using phase-shifted lithography. The twist structures (612a-612c) are formed from a second conductive layer, and have a greater pitch than the first pitch. The twist structures (612a-612c) are generally arranged in a second direction that is perpendicular to the first direction. Selected twist structures (612b) are offset in the first direction with respect to adjacent twist structures (612a and 612c). The offset twist structures (612a-612c) allow supplemental conductive lines (618) to be formed from the first conductive layer that extend in the first direction, between adjacent offset twist structures (612a and 612b).

摘要翻译： 紧凑型数据线装置（600）包括沿第一方向设置的“扭曲”数据线对（604a-604c）。 每个扭绞数据线对（604a-604c）包括通过扭曲结构（612a-612c）连接到下部段对（610a-610f）的上段对（608a-608f）。 上段和下段对（608a-608f和610a-610f）可以使用相移光刻形成具有第一间距。 扭转结构（612a-612c）由第二导电层形成，并且具有比第一间距更大的间距。 扭转结构（612a-612c）通常沿垂直于第一方向的第二方向布置。 选定的扭转结构（612b）相对于相邻的扭转结构（612a和612c）沿第一方向偏移。 偏移扭转结构（612a-612c）允许在相邻的偏移扭曲结构（612a和612b）之间从在第一方向上延伸的第一导电层形成补充导线（618）。

公开(公告)号：US06178136B1

公开(公告)日：2001-01-23

申请号：US09405264

申请日：1999-09-23

申请人： Heng-Chih Lin ,  Takumi Nasu ,  David B. Scott

发明人： Heng-Chih Lin ,  Takumi Nasu ,  David B. Scott

IPC分类号： G11C700

CPC分类号： G11C11/4096 ,  G11C7/1048

摘要： A dynamic random access memory (DRAM) includes a Y-select circuit (218) that connects a pair of bit lines (204a and 204b) to a pair of sense nodes (210a and 210b). The Y-select circuit (218) provides a first impedance in a read operation, and a second impedance that is lower than the first impedance, in a write operation. Changes in Y-select circuit (218) impedance are achieved by driving transistors (N210a and N210b) within the Y-select circuit (218) with a first voltage during a read operation, and a second voltage during a write operation.

摘要翻译： 动态随机存取存储器（DRAM）包括将一对位线（204a和204b）连接到一对感测节点（210a和210b）的Y选择电路（218）。 在写入操作中，Y选择电路（218）在读取操作中提供第一阻抗，并且提供低于第一阻抗的第二阻抗。 通过在读取操作期间以第一电压驱动Y选择电路（218）内的晶体管（N210a和N210b）以及在写入操作期间的第二电压来实现Y选择电路（218）阻抗的变化。