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    Polymer interlayer dielectric and passivation materials for a microelectronic device
    4.
    发明授权
    Polymer interlayer dielectric and passivation materials for a microelectronic device 有权
    用于微电子器件的聚合物层间电介质和钝化材料

    公开(公告)号：US08154121B2

    公开(公告)日：2012-04-10

    申请号：US12037625

    申请日：2008-02-26

    申请人： Kunal Shah ,  Michael Haverty ,  Sadasivan Shankar ,  Doug Ingerly ,  Grant Kloster

    发明人： Kunal Shah ,  Michael Haverty ,  Sadasivan Shankar ,  Doug Ingerly ,  Grant Kloster

    IPC分类号： H01L23/48

    CPC分类号： H01L21/312 ,  H01L21/02118 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

    摘要： Polymer interlayer dielectric and passivation materials for a microelectronic device are generally described. In one example, an apparatus includes one or more interconnect structures of a microelectronic device and one or more polymeric dielectric layers coupled with the one or more interconnect structures, the polymeric dielectric layers including copolymer backbones having a first monomeric unit and a second monomeric unit wherein the first monomeric unit has a different chemical structure than the second monomeric unit and wherein the copolymer backbones are cross-linked by a first cross-linker or a second cross-linker, or combinations thereof.

    摘要翻译： 通常描述用于微电子器件的聚合物层间电介质和钝化材料。 在一个示例中，装置包括微电子器件的一个或多个互连结构以及与一个或多个互连结构耦合的一个或多个聚合物电介质层，所述聚合物电介质层包括具有第一单体单元和第二单体单元的共聚物主链，其中 第一单体单元具有与第二单体单元不同的化学结构，并且其中共聚物主链通过第一交联剂或第二交联剂或其组合交联。

    POLYMER INTERLAYER DIELECTRIC AND PASSIVATION MATERIALS FOR A MICROELECTRONIC DEVICE
    5.
    发明申请
    POLYMER INTERLAYER DIELECTRIC AND PASSIVATION MATERIALS FOR A MICROELECTRONIC DEVICE 有权
    用于微电子器件的聚合物中间层介质和钝化材料

    公开(公告)号：US20090212421A1

    公开(公告)日：2009-08-27

    申请号：US12037625

    申请日：2008-02-26

    申请人： Kunal Shah ,  Michael Haverty ,  Sadasivan Shankar ,  Doug Ingerly ,  Grant Kloster

    发明人： Kunal Shah ,  Michael Haverty ,  Sadasivan Shankar ,  Doug Ingerly ,  Grant Kloster

    IPC分类号： H01L23/48 ,  H01L21/302

    CPC分类号： H01L21/312 ,  H01L21/02118 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

    摘要： Polymer interlayer dielectric and passivation materials for a microelectronic device are generally described. In one example, an apparatus includes one or more interconnect structures of a microelectronic device and one or more polymeric dielectric layers coupled with the one or more interconnect structures, the polymeric dielectric layers including copolymer backbones having a first monomeric unit and a second monomeric unit wherein the first monomeric unit has a different chemical structure than the second monomeric unit and wherein the copolymer backbones are cross-linked by a first cross-linker or a second cross-linker, or combinations thereof.

    摘要翻译： 通常描述用于微电子器件的聚合物层间电介质和钝化材料。 在一个示例中，装置包括微电子器件的一个或多个互连结构以及与一个或多个互连结构耦合的一个或多个聚合物电介质层，所述聚合物电介质层包括具有第一单体单元和第二单体单元的共聚物主链，其中 第一单体单元具有与第二单体单元不同的化学结构，并且其中共聚物主链通过第一交联剂或第二交联剂或其组合交联。

    COMPOSITE MATERIALS FOR USE IN SEMICONDUCTOR COMPONENTS
    7.
    发明申请
    COMPOSITE MATERIALS FOR USE IN SEMICONDUCTOR COMPONENTS 审中-公开
    用于半导体元件的复合材料

    公开(公告)号：US20150187900A1

    公开(公告)日：2015-07-02

    申请号：US14140629

    申请日：2013-12-26

    申请人： Sadasivan Shankar ,  MARK BOHR ,  Michael Haverty

    发明人： Sadasivan Shankar ,  MARK BOHR ,  Michael Haverty

    IPC分类号： H01L29/51 ,  H01L21/28 ,  H01L27/088

    CPC分类号： H01L21/28194 ,  H01L21/823431 ,  H01L21/823462 ,  H01L27/088 ,  H01L27/0886 ,  H01L29/517

    摘要： An integrated circuit including a transistor, wherein the transistor includes a substrate including a surface, a gate oxide deposited on the substrate surface and a gate deposited on the gate oxide. The gate oxide includes one or more dielectric domains and a band gap matrix. The dielectric domains includes a first material and the band gap matrix includes a second material, wherein a dielectric constant of the first material is greater than a dielectric constant of the second material and a band gap of the first material is less than a band gap of the second material.

    摘要翻译： 一种包括晶体管的集成电路，其中晶体管包括包括表面的衬底，沉积在衬底表面上的栅极氧化物和沉积在栅极氧化物上的栅极。 栅极氧化物包括一个或多个电介质区域和带隙矩阵。 电介质区域包括第一材料，带隙基体包括第二材料，其中第一材料的介电常数大于第二材料的介电常数，并且第一材料的带隙小于第一材料的带隙 第二种材料。

    METAL INTERCONNECT STRUCTURES FOR SEMICONDUCTOR DEVICES
    10.
    发明申请
    METAL INTERCONNECT STRUCTURES FOR SEMICONDUCTOR DEVICES 审中-公开
    金属互连结构的半导体器件

    公开(公告)号：US20090166867A1

    公开(公告)日：2009-07-02

    申请号：US11968139

    申请日：2007-12-31

    申请人： Harsono Simka ,  Sadasivan Shankar ,  Michael Haverty ,  Ramanan Chebiam ,  Florian Gstrein

    发明人： Harsono Simka ,  Sadasivan Shankar ,  Michael Haverty ,  Ramanan Chebiam ,  Florian Gstrein

    IPC分类号： H01L23/48 ,  H01L21/4763

    CPC分类号： H01L21/76874 ,  H01L21/76831 ,  H01L21/76843 ,  H01L21/76844 ,  H01L21/76846 ,  H01L21/76879 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/00

    摘要： Cu interconnect structures using a bottomless liner to reduce the copper interfacial electron scattering and lower the electrical resistance are described in this application. The interconnect structures comprise a nucleation layer and a liner layer that may be formed by an oxide or nitride. The bottom portion of the liner layer is removed to expose the nucleation layer. Since the liner is bottomless, the nucleation layer is exposed during Cu deposition and serves to catalyze copper nucleation and enable selective growth of copper near the bottom (where the nucleation layer is exposed), rather than near the liner sidewalls. Thus, copper may be selectively grown with a bottom-up fill behavior than can reduce or eliminate formation of voids. Other embodiments are described.

    摘要翻译： 在本申请中描述了使用无底衬管以减少铜界面电子散射并降低电阻的Cu互连结构。 互连结构包括可以由氧化物或氮化物形成的成核层和衬里层。 去除衬里层的底部以露出成核层。 由于衬垫是无底的，所以成核层在Cu沉积期间被暴露，并且用于催化铜成核并使底部（其中成核层被暴露）附近的铜的选择性生长，而不是靠近衬里侧壁。 因此，铜可以以自下而上的填充行为选择性地生长，可以减少或消除空隙的形成。 描述其他实施例。