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    Multilayer module with thinfilm redistribution area
    2.
    发明授权
    Multilayer module with thinfilm redistribution area 失效
    具有薄膜再分配区域的多层模块

    公开(公告)号：US5914533A

    公开(公告)日：1999-06-22

    申请号：US765989

    申请日：1997-01-10

    申请人： Roland Frech ,  Hubert Harrer ,  Erich Klink ,  William F. Shutler

    发明人： Roland Frech ,  Hubert Harrer ,  Erich Klink ,  William F. Shutler

    IPC分类号： H01L23/538 ,  H01L23/522 ,  H01L23/34

    CPC分类号： H01L23/5385 ,  H01L2224/16225 ,  H01L2924/09701 ,  H01L2924/15184 ,  H01L2924/15312 ,  H01L2924/3011

    摘要： The invention relates to a multilayer module 20 for packaging of at least one electronic component, such as the integrated circuit chips 21, 22. The module 20 comprises a thickfilm structure and a thinfilm structure. The thinfilm structure provides an interface between the electronic components and the thickfilm structure. The thinfilm structure comprises a first powerplane and a redistribution wiring structure. The topmost layer of conductors of the thickfilm structure is a second powerplane so that an electrical structure approaching a triplate structure is realized.

    摘要翻译： PCT No.PCT / EP95 / 02153 Sec。 371日期1997年1月10日 102（e）日期1997年1月10日PCT Filed June 6，1995 PCT Pub。 公开号WO96 / 39716 PCT 日期：1996年12月12日本发明涉及一种用于封装至少一个电子部件（例如集成电路芯片21,22）的多层模块20.模块20包括厚膜结构和薄膜结构。 薄膜结构提供了电子部件和厚膜结构之间的界面。 薄膜结构包括第一电源线和再分配布线结构。 厚膜结构的最顶层的导体是第二功率平面，从而实现接近三板结构的电结构。

    MCM—MLC technology
    3.
    发明授权
    MCM—MLC technology 失效
    MCM-MLC技术

    公开(公告)号：US06442041B2

    公开(公告)日：2002-08-27

    申请号：US09740280

    申请日：2000-12-19

    申请人： Simone Rehm ,  Bernd Garden ,  Erich Klink ,  Gisbert Thomke ,  William F. Shutler

    发明人： Simone Rehm ,  Bernd Garden ,  Erich Klink ,  Gisbert Thomke ,  William F. Shutler

    IPC分类号： H05K702

    CPC分类号： H05K1/0224 ,  H01L23/5383 ,  H01L23/5384 ,  H01L2924/0002 ,  H01L2924/09701 ,  H01L2924/3011 ,  H05K1/0253 ,  H05K1/0289 ,  H05K1/0298 ,  H05K2201/09681 ,  H01L2924/00

    摘要： Disclosed is a multilayer electronics packaging structure, especially for use in a multi chip module. By forming an overlap of signal conductors by the respective mesh conductors, an improved shielding effect is achieved and coupling between signal conductors is reduced. By increasing the via punch pitch such that multiple wiring channels are formed between adjacent vias, wirability is improved and the number of signal distribution layers may be reduced. The new structure thus shows improved electrical properties over the state-of-the-art structures, combined with a cost reduction of about 35%.

    摘要翻译： 公开了一种多层电子封装结构，特别适用于多芯片模块。 通过由相应的网状导体形成信号导体的重叠，实现了改进的屏蔽效果，并且减少了信号导线之间的耦合。 通过增加通孔冲压间距，使得在相邻通路之间形成多个布线通道，可改善布线性，并且可以减少信号分布层的数量。 因此，新结构显示出比现有技术结构更好的电性能，同时成本降低约35％。

    Intermediate memory array with a parallel port and a buffered serial port
    6.
    发明授权
    Intermediate memory array with a parallel port and a buffered serial port 失效
    具有并行端口和缓冲串行端口的中间存储器阵列

    公开(公告)号：US4718039A

    公开(公告)日：1988-01-05

    申请号：US626564

    申请日：1984-06-29

    申请人： Frederick J. Aichelmann, Jr. ,  William F. Shutler ,  Vincent F. Sollitto, Jr.

    发明人： Frederick J. Aichelmann, Jr. ,  William F. Shutler ,  Vincent F. Sollitto, Jr.

    IPC分类号： G06F12/08 ,  G06F13/00 ,  G11C13/00

    CPC分类号： G06F12/0804 ,  G06F12/0853

    摘要： A dual ported buffer memory for a hierarchical memory, cmprising an addressable memory array for multi-bit words and a multi-bit register. Data is transferred a word at a time between the memory array and a multi-bit bus to a higher level in the memory system and between the memory array and the register. Data is transferred a bit at a time between the register and a single serial line. Concurrent operations are possible for transfers between the memory array and the parallel bus and between the register and the serial line.

    摘要翻译： 用于分层存储器的双端口缓冲存储器，用于多位字的可寻址存储器阵列和多位寄存器。 数据在存储器阵列和多位总线之间一次传输到存储器系统中的较高级别以及存储器阵列和寄存器之间。 数据在寄存器和单个串行线路之间一次传输一次。 并行操作对于存储器阵列和并行总线之间以及寄存器和串行线之间的传输是可能的。

    High bandwidth 3D memory packaging technique
    7.
    发明授权
    High bandwidth 3D memory packaging technique 失效
    高带宽3D内存封装技术

    公开(公告)号：US06469375B2

    公开(公告)日：2002-10-22

    申请号：US09796055

    申请日：2001-02-28

    申请人： William F. Beausoleil ,  Edmund D. Blackshear ,  Michael J. Ellsworth, Jr. ,  William F. Shutler ,  Norton J. Tomassetti

    发明人： William F. Beausoleil ,  Edmund D. Blackshear ,  Michael J. Ellsworth, Jr. ,  William F. Shutler ,  Norton J. Tomassetti

    IPC分类号： H01L2302

    CPC分类号： H01L23/5385 ,  H01L23/5384 ,  H01L25/0652 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A three-dimensional memory module in a repetitively used pedestal connector provides signal paths unique and common to the module at its level and signal paths from the level below unique to and common to modules at levels above. In order to provide a unique signal path from a substrate to each memory module, while using identical pedestal connectors at each level, signal lines are skewed from where they enter the bottom surface of the pedestal connector to where they exit the top surface. For example, each input in a line of inputs is connected to a matching line of outputs, but with a shift of one position between input and output.

    摘要翻译： 重复使用的基座连接器中的三维存储器模块提供了模块在其级别上独特且通用的信号路径，以及从级别以下的模块的独特级别和通用级别的信号路径。 为了提供从衬底到每个存储器模块的独特的信号路径，同时在每个级别使用相同的基座连接器，信号线从它们进入基座连接器的底表面到它们离开顶表面的地方偏斜。 例如，一行输入中的每个输入连接到匹配的输出行，但是在输入和输出之间移动一个位置。