公开(公告)号：US20110204517A1

公开(公告)日：2011-08-25

申请号：US12710399

申请日：2010-02-23

申请人： Shiqun Gu ,  Yiming Li ,  Steve J. Bezuk

发明人： Shiqun Gu ,  Yiming Li ,  Steve J. Bezuk

IPC分类号： H01L23/48 ,  H01L21/768 ,  H01L21/50

CPC分类号： H01L23/481 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/12044 ,  H01L2924/00

摘要： A semiconductor die includes a via within a substrate material of the semiconductor die. The via includes a first conductive material having a first Coefficient of Thermal Expansion (CTE) and a second conductive material between the first conductive material and the substrate material of the semiconductor die. The second conductive material has a second CTE between the first CTE and a CTE of the substrate material of the semiconductor die. The first conductive material can be copper. The second conductive material can be tungsten and/or nickel. The substrate material can be silicon.

摘要翻译： 半导体管芯包括在半导体管芯的衬底材料内的通孔。 通孔包括具有第一热膨胀系数（CTE）的第一导电材料和位于第一导电材料和半导体管芯的衬底材料之间的第二导电材料。 第二导电材料在第一CTE和半导体管芯的衬底材料的CTE之间具有第二CTE。 第一导电材料可以是铜。 第二导电材料可以是钨和/或镍。 衬底材料可以是硅。

公开(公告)号：US20110229687A1

公开(公告)日：2011-09-22

申请号：US12727775

申请日：2010-03-19

申请人： Shiqun Gu ,  Xia Li ,  Yiming Li

发明人： Shiqun Gu ,  Xia Li ,  Yiming Li

IPC分类号： B32B3/10 ,  B44C1/22

CPC分类号： H01L23/15 ,  H01L21/486 ,  H01L23/49827 ,  H01L2924/0002 ,  H05K3/0041 ,  Y10T428/24273 ,  H01L2924/00

摘要： Fabrication of a through glass via in a relatively thick glass substrate includes patterning a through glass via hard mask on a surface of the glass substrate. The fabrication also includes wet etching a portion of the glass substrate, through the hard mask, to create a partial through glass via. The wet etching may involve applying a vapor of an oxide etch chemical, such as HF and XeF6, or applying a wet oxide etch chemical, such as HF and XeF6. The fabrication further includes passivating the etched partial through glass via, removing bottom passivation from the partial through glass via, and repeating the etching, passivating and removing to create the through glass via. The resulting through glass via has a scalloped side wall, a vertical profile and a high aspect ratio.

摘要翻译： 在相对厚的玻璃基板中制造直通玻璃通孔包括在玻璃基板的表面上通过硬掩模图案化通孔玻璃。 该制造还包括通过硬掩模湿法蚀刻玻璃基底的一部分，以产生部分透过玻璃通孔。 湿蚀刻可以包括施加氧化物蚀刻化学品的蒸气，例如HF和XeF 6，或者施加湿氧化物蚀刻化学品，例如HF和XeF 6。 该制造还包括钝化蚀刻的部分通过玻璃通孔，从部分通过玻璃通孔去除底部钝化，并重复蚀刻，钝化和去除以产生通孔玻璃通孔。 所产生的通过玻璃通孔具有扇形侧壁，垂直轮廓和高纵横比。

公开(公告)号：US20110227230A1

公开(公告)日：2011-09-22

申请号：US12727750

申请日：2010-03-19

申请人： Shiqun Gu ,  Yiming Li ,  Urmi Ray

发明人： Shiqun Gu ,  Yiming Li ,  Urmi Ray

IPC分类号： H01L23/48 ,  H01L21/768

CPC分类号： H01L21/76898

摘要： For a semiconductor wafer substrate having an inter layer dielectric, a through-silicon via may be formed in the substrate by first depositing an etch stop film on top of the inter layer dielectric, followed by etching an opening through the etch stop film, the interlayer dielectric, and into the substrate. A dielectric liner is then deposited over the etch stop film and into the opening. For some embodiments, the dielectric liner may be etched away except for those portions adhering to the sidewall of the opening. Then a conductive material may be deposited into the opening and on the etch stop film. The excess conductive material may then be removed, and for some embodiments the etch stop film may also be removed.

摘要翻译： 对于具有层间电介质的半导体晶片衬底，可以在衬底中形成通硅通孔，首先在层间电介质的顶部上沉积蚀刻停止膜，然后蚀刻通过蚀刻停止膜，中间层 电介质，并进入衬底。 然后将电介质衬垫沉积在蚀刻停止膜上并进入开口中。 对于一些实施例，除了粘附到开口的侧壁上的那些部分之外，电介质衬垫可被蚀刻掉。 然后可以将导电材料沉积到开口中和蚀刻停止膜上。 然后可以除去过量的导电材料，并且对于一些实施例，也可以去除蚀刻停止膜。

公开(公告)号：US20110012239A1

公开(公告)日：2011-01-20

申请号：US12758311

申请日：2010-04-12

申请人： Shiqun Gu ,  Urmi Ray ,  Yiming Li ,  Arvind Chandrasekaran

发明人： Shiqun Gu ,  Urmi Ray ,  Yiming Li ,  Arvind Chandrasekaran

IPC分类号： H01L29/06 ,  H01L21/768 ,  H01L21/311

CPC分类号： H01L23/3192 ,  H01L21/6836 ,  H01L23/3142 ,  H01L24/11 ,  H01L24/13 ,  H01L24/94 ,  H01L2221/6834 ,  H01L2224/10126 ,  H01L2224/1147 ,  H01L2224/1191 ,  H01L2224/13022 ,  H01L2224/13099 ,  H01L2224/16225 ,  H01L2224/94 ,  H01L2924/0001 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01019 ,  H01L2924/01033 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2224/11 ,  H01L2224/03

摘要： A barrier layer deposited on the passivation layer of a semiconductor die decreases adhesion of glue used during stacking of semiconductor dies by altering chemical or structural properties of the passivation layer. During detachment of a carrier wafer from a wafer, the barrier layer reduces glue residue on the wafer by modifying the surface of the passivation layer. The barrier layer may be insulating films such as silicon dioxide, silicon nitride, silicon carbide, polytetrafluoroethylene, organic layers, or epoxy and may be less than two micrometers in thickness. Additionally, the barrier layer may be used to reduce topography of the semiconductor die to decrease adhesion of glues.

摘要翻译： 沉积在半导体管芯的钝化层上的阻挡层通过改变钝化层的化学或结构特性来降低在半导体管芯堆叠期间使用的胶粘附力。 在从晶片分离载体晶片时，阻挡层通过改变钝化层的表面来减少晶片上的胶残余物。 阻挡层可以是诸如二氧化硅，氮化硅，碳化硅，聚四氟乙烯，有机层或环氧树脂之类的绝缘膜，并且其厚度可以小于2微米。 此外，阻挡层可以用于减少半导体管芯的形貌以降低胶粘剂的粘附。

公开(公告)号：US20100314725A1

公开(公告)日：2010-12-16

申请号：US12483759

申请日：2009-06-12

申请人： Shiqun Gu ,  Arvind Chandrasekaran ,  Urmi Ray ,  Yiming Li

发明人： Shiqun Gu ,  Arvind Chandrasekaran ,  Urmi Ray ,  Yiming Li

IPC分类号： H01L23/00 ,  H01L21/306 ,  H01L21/31

CPC分类号： H01L25/0657 ,  H01L21/76898 ,  H01L23/562 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2224/0401

摘要： A semiconductor component (such as a semiconductor wafer or semiconductor die) includes a substrate having a front side and a back side. The semiconductor die/wafer also includes a stress balance layer on the back side of the substrate. An active layer deposited on the front side of the substrate creates an unbalanced stress in the semiconductor wafer/die. The stress balance layer balances stress in the semiconductor wafer/die. The stress in the stress balance layer approximately equals the stress in the active layer. Balancing stress in the semiconductor component prevents warpage of the semiconductor wafer/die.

摘要翻译： 半导体元件（例如半导体晶片或半导体晶片）包括具有正面和背面的基板。 半导体管芯/晶片还包括在衬底背面的应力平衡层。 沉积在基板的正面上的有源层在半导体晶片/管芯中产生不平衡的应力。 应力平衡层平衡半导体晶片/模具中的应力。 应力平衡层中的应力大致等于有源层中的应力。 在半导体部件中平衡应力可以防止半导体晶片/裸片翘曲。

公开(公告)号：US08633562B2

公开(公告)日：2014-01-21

申请号：US13078672

申请日：2011-04-01

申请人： Shiqun Gu ,  Ratibor Radojcic ,  Yiming Li

发明人： Shiqun Gu ,  Ratibor Radojcic ,  Yiming Li

IPC分类号： H01L23/58

CPC分类号： H01L23/62 ,  H01L23/29 ,  H01L23/60 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/05567 ,  H01L2224/0557 ,  H01L2224/06181 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2224/05552 ,  H01L2924/00

摘要： A voltage-switchable dielectric layer may be employed on a die for electrostatic discharge (ESD) protection. The voltage-switchable dielectric layer functions as a dielectric layer between terminals of the die during normal operation of the die. When ESD events occur at the terminals of the die, a high voltage between the terminals switches the voltage-switchable dielectric layer into a conducting layer to allow current to discharge to a ground terminal of the die without the current passing through circuitry of the die. Thus, damage to the circuitry of the die is reduced or prevented during ESD events on dies with the voltage-switchable dielectric layer. The voltage-switchable dielectric layer may be deposited on the back side of a die for protection during stacking with a second die to form a stacked IC.

摘要翻译： 可以在用于静电放电（ESD）保护的管芯上使用电压可切换电介质层。 电压切换介电层在芯片的正常操作期间用作模具的端子之间的介电层。 当在芯片的端子处发生ESD事件时，端子之间的高电压将可切换电压的电介质层切换成导电层，以允许电流放电到裸片的接地端子，而不会流过电流通过电路的电路。 因此，在具有可电压切换介电层的管芯上的ESD事件期间，对管芯电路的损坏被减小或防止。 电压可切换电介质层可以沉积在管芯的背面上，用于在与第二管芯堆叠期间进行保护以形成堆叠的IC。

公开(公告)号：US20120248582A1

公开(公告)日：2012-10-04

申请号：US13078672

申请日：2011-04-01

申请人： Shiqun Gu ,  Ratibor Radojcic ,  Yiming Li

发明人： Shiqun Gu ,  Ratibor Radojcic ,  Yiming Li

IPC分类号： H01L23/58 ,  H01L21/50 ,  H01L21/31

CPC分类号： H01L23/62 ,  H01L23/29 ,  H01L23/60 ,  H01L24/05 ,  H01L24/06 ,  H01L24/16 ,  H01L25/0657 ,  H01L2224/0401 ,  H01L2224/05567 ,  H01L2224/0557 ,  H01L2224/06181 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2224/05552 ,  H01L2924/00

摘要： A voltage-switchable dielectric layer may be employed on a die for electrostatic discharge (ESD) protection. The voltage-switchable dielectric layer functions as a dielectric layer between terminals of the die during normal operation of the die. When ESD events occur at the terminals of the die, a high voltage between the terminals switches the voltage-switchable dielectric layer into a conducting layer to allow current to discharge to a ground terminal of the die without the current passing through circuitry of the die. Thus, damage to the circuitry of the die is reduced or prevented during ESD events on dies with the voltage-switchable dielectric layer. The voltage-switchable dielectric layer may be deposited on the back side of a die for protection during stacking with a second die to form a stacked IC.

摘要翻译： 可以在用于静电放电（ESD）保护的管芯上使用电压可切换电介质层。 电压切换介电层在芯片的正常操作期间用作模具的端子之间的介电层。 当在芯片的端子处发生ESD事件时，端子之间的高电压将可切换电压的电介质层切换成导电层，以允许电流放电到裸片的接地端，而不会流过电流通过电路的电路。 因此，在具有可电压切换介电层的管芯上的ESD事件期间，对管芯电路的损坏被减小或防止。 电压可切换电介质层可以沉积在管芯的背面上，用于在与第二管芯堆叠期间进行保护以形成堆叠的IC。

公开(公告)号：US20110248405A1

公开(公告)日：2011-10-13

申请号：US12757570

申请日：2010-04-09

申请人： Yiming Li ,  Mario Francisco Velez ,  Shiqun Gu

发明人： Yiming Li ,  Mario Francisco Velez ,  Shiqun Gu

IPC分类号： H01L23/48 ,  H01L21/768

CPC分类号： H05K3/002 ,  H01L21/486 ,  H01L21/76898 ,  H01L23/15 ,  H01L23/49827 ,  H01L2924/0002 ,  H05K1/0306 ,  H05K3/386 ,  H05K2201/0394 ,  H01L2924/00

摘要： A block layer deposited on a substrate before deposition of metal lines and etching of a through via enables low cost fabrication of through vias in a substrate using isotropic etching processes. For example, wet etching of a glass substrate may be used to fabricate through glass vias without undercut from the wet etching shorting metal lines on the glass substrate. The block layer prevents contact between a conductive layer lining the through via with more than one metal line on the substrate. The manufacturing process allows stacking of devices on substrates such as glass substrates and connecting the devices with through vias.

摘要翻译： 在沉积金属线和蚀刻通孔之前沉积在基板上的阻挡层使用各向同性蚀刻工艺可以在基板中实现通孔中的通孔的低成本制造。 例如，可以使用玻璃基板的湿式蚀刻来通过玻璃基板进行制造，而不会从玻璃基板上的湿法蚀刻短路金属线上进行底切。 阻挡层防止衬底上的导电层与衬底上的多于一条金属线的接触。 制造过程允许在诸如玻璃基板的基板上堆叠设备并且将设备与通孔连接。

公开(公告)号：US09368716B2

公开(公告)日：2016-06-14

申请号：US12363886

申请日：2009-02-02

申请人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

发明人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

IPC分类号： H01L27/22 ,  H01L43/12 ,  H01L29/82 ,  H01L27/24 ,  H01L43/08

CPC分类号： H01L43/12 ,  H01L27/222 ,  H01L27/228 ,  H01L27/24 ,  H01L29/82 ,  H01L43/08

摘要： A magnetic tunnel junction storage element for a spin transfer torque magnetoresistive random access memory (STT-MRAM) bit cell includes a bottom electrode layer, a pinned layer adjacent to the bottom electrode layer, a dielectric layer encapsulating a portion of the bottom electrode layer and the pinned layer, the dielectric layer including sidewalls that define a hole adjacent to a portion of the pinned layer, a tunneling barrier adjacent to the pinned layer, a free layer adjacent to the tunneling barrier, and a top electrode adjacent to the free layer, wherein a width of the bottom electrode layer and/or the pinned barrier in a first direction is greater than a width of a contact area between the pinned layer and the tunneling barrier in the first direction. Also a method of forming an STT-MRAM bit cell.

摘要翻译： 用于自旋传递转矩磁阻随机存取存储器（STT-MRAM）位单元的磁性隧道结存储元件包括底部电极层，与底部电极层相邻的被钉扎层，封装底部电极层的一部分的电介质层和 被钉扎层，介电层包括限定与被钉扎层的一部分相邻的孔的侧壁，与被钉扎层相邻的隧道势垒，邻近隧道势垒的自由层和与自由层相邻的顶部电极， 其中所述底电极层和/或所述被钉扎的屏障在第一方向上的宽度大于所述被钉扎层和所述隧道势垒之间在所述第一方向上的接触面积的宽度。 也是形成STT-MRAM位单元的方法。

公开(公告)号：US08502373B2

公开(公告)日：2013-08-06

申请号：US12115076

申请日：2008-05-05

申请人： Kenneth Kaskoun ,  Shiqun Gu ,  Matthew Nowak

发明人： Kenneth Kaskoun ,  Shiqun Gu ,  Matthew Nowak

IPC分类号： H01L23/34

CPC分类号： H01L25/0657 ,  H01L23/3677 ,  H01L23/3732 ,  H01L23/3735 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06589 ,  H01L2924/01019

摘要： By filling an air gap between tiers of a stacked IC device with a thermally conductive material, heat generated at one or more locations within one of the tiers can be laterally displaced. The lateral displacement of the heat can be along the full length of the tier and the thermal material can be electrically insulating. Through silicon-vias (TSVs) can be constructed at certain locations to assist in heat dissipation away from thermally troubled locations.

摘要翻译： 通过在层叠的IC器件的层之间填充导热材料，在一个层内的一个或多个位置处产生的热可以横向移位。 热的横向位移可以沿着层的整个长度，并且热材料可以是电绝缘的。 通过硅通孔（TSV）可以在某些位置构建，以帮助散热的位置。