公开(公告)号：WO2004008512A1

公开(公告)日：2004-01-22

申请号：PCT/JP2003/008736

申请日：2003-07-09

Applicant: 松下電器産業株式会社 ,  楠本 修 ,  北畠 真 ,  高橋 邦方 ,  山下 賢哉 ,  宮永 良子 ,  内田 正雄

Inventor： 楠本 修 ,  北畠 真 ,  高橋 邦方 ,  山下 賢哉 ,  宮永 良子 ,  内田 正雄

IPC: H01L21/28

CPC classification number: H01L29/7813 ,  H01L21/0485 ,  H01L21/8213 ,  H01L27/0605 ,  H01L27/0629 ,  H01L29/1029 ,  H01L29/105 ,  H01L29/1608 ,  H01L29/365 ,  H01L29/41766 ,  H01L29/66068 ,  H01L29/7725 ,  H01L29/7828 ,  H01L29/7838 ,  H01L29/812 ,  H01L29/872 ,  Y10S438/931

Abstract: 　蓄積型ＭＩＳＦＥＴは、ＳｉＣ基板１０１上にエピタキシャル成長された高抵抗ＳｉＣ層１０２と、ウェル領域１０３と、ウェル領域１０３の表面領域に形成された多重δドープ層を有するｎ型の蓄積チャネル層１０４と、コンタクト領域１０５と、ゲート絶縁膜１０８と、ゲート電極１１０とを備えている。蓄積チャネル層１０４は、アンドープ層１０４ｂと、量子効果によるアンドープ層１０４ｂへのキャリアの浸みだしが可能なδドープ層１０４ａとを交互に積層した構造となっている。また、蓄積チャネル層１０４及びコンタクト領域１０５内まで侵入して、コンタクト領域１０５に直接接触するソース電極１１１が設けられている。イオン注入より形成されていたソース領域が不要となり、製造コストが低減する。

Abstract translation: 电荷存储型MISFET包括在SiC衬底（101）上外延生长形成的高电阻SiC层（102），阱区（103），形成在表面上的n型存储沟道层（104） 具有多个δ掺杂层，接触区（105），栅极绝缘膜（108）和栅电极（110）。 存储通道层（104）具有交替形成未掺杂层（104b）和δ掺杂层（104a）的结构，并且可以将载流子从δ掺杂层（104a）渗出到未掺杂层（104b）中 量子效应。 还提供了一个源极电极（111），其穿过存储沟道层（104）进入接触区域（105）并与接触区域（105）直接接触。 通常通过离子注入形成的源极区域不是必需的，其制造成本相应地降低。

公开(公告)号：WO2002099870A1

公开(公告)日：2002-12-12

申请号：PCT/JP2002/005515

申请日：2002-06-04

Applicant: 松下電器産業株式会社 ,  楠本 修 ,  横川 俊哉 ,  内田 正雄 ,  山下 賢哉 ,  宮永 良子 ,  北畠 真 ,  高橋 邦方

Inventor： 楠本 修 ,  横川 俊哉 ,  内田 正雄 ,  山下 賢哉 ,  宮永 良子 ,  北畠 真 ,  高橋 邦方

IPC: H01L21/336

CPC classification number: H01L29/7813 ,  H01L29/1608 ,  H01L29/42368 ,  H01L29/66068

Abstract: A p−type high−resistance layer (2) and an n−type base layer (3) are sequentially epitaxial−grown on a p−type SiC substrate (1). After a source layer (4) is formed in the base layer (3) by ion implanting, a trench (7) penetrating the source layer (4) and a base layer (5) and reaching the high−resistance layer (2) is formed by dry etching (first etching) using high−density plasma with an Al mask (6) kept attached. Although a shape abnormality called a micro−trench (8) occurs on the bottom end of the trench (7), the radius of curvature of the micro−trench (8) may be increased by dry−etching the entire surface under a strong isotropy condition after the Al mask (6) is removed.

Abstract translation: 在p型SiC衬底（1）上顺序地外延生长p型高电阻层（2）和n型基极层（3）。 在通过离子注入在基底层（3）中形成源极层（4）之后，穿透源极层（4）和基底层（5）并到达高电阻层（2）的沟槽（7） 通过使用具有保持附着的Al掩模（6）的高密度等离子体的干蚀刻（第一蚀刻）形成。 虽然称为微沟槽（8）的形状异常发生在沟槽（7）的底端，但是可以通过在强各向同性下干法蚀刻整个表面来增加微沟槽（8）的曲率半径 Al掩模（6）被去除后的状态。

公开(公告)号：WO2006022387A1

公开(公告)日：2006-03-02

申请号：PCT/JP2005/015575

申请日：2005-08-26

Applicant: 松下電器産業株式会社 ,  北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉 ,  宮永 良子 ,  橋本 浩一

Inventor： 北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉 ,  宮永 良子 ,  橋本 浩一

IPC: H02M1/08 ,  H01L21/8234 ,  H01L27/06 ,  H01L21/822 ,  H01L27/04 ,  H01L27/095

CPC classification number: H02M7/538 ,  H01L21/8213 ,  H01L21/8252 ,  H01L24/73 ,  H01L27/0605 ,  H01L27/0727 ,  H01L2224/0603 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2924/12032 ,  H01L2924/13055 ,  H01L2924/13062 ,  H01L2924/13063 ,  H01L2924/13091 ,  H01L2924/14 ,  H02M7/003 ,  H03K17/063 ,  H03K17/6871 ,  Y02B70/1483 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2924/00014

Abstract: 　本発明の半導体装置（２９）は、第１の電極と第２の電極と制御電極と信号出力電極とを有するとともに、第１の電極と信号出力電極との間に介在し制御電極への入力信号に応じて導通・非導通の制御がなされるトランジスタ素子部（２８ａ，２８ｂ）と、信号出力電極と第２の電極との間に介在する抵抗素子部（Ｒａ，Ｒｂ）とを構成する第１の半導体領域を有し、第１の半導体領域がワイドバンドギャップ半導体により構成されている２つのレベルシフトスイッチ（２８Ａ、２８Ｂ）と、カソード側電極およびアノード側電極と第２の半導体領域とを有し、第２の半導体領域がワイドバンドギャップ半導体により構成されているダイオード（２３）とを備えている。

Abstract translation: 半导体器件（29）设置有具有第一电极，第二电极，控制电极和信号输出电极的两个电平移位开关（28A，28B）。 开关还设置有构成晶体管元件部分（28a，28b）的第一半导体区域，其布置在第一电极和信号输出电极之间，并且被控制为通过对应于控制的输入信号来承载电力 电极和布置在信号输出电极和第二电极之间的电阻元件部分（Ra，Rb）。 第一半导体区域由宽带隙半导体构成。 半导体器件还设置有二极管（23），其中布置阴极侧电极，阳极侧电极和第二半导体区域，并且第二半导体区域由宽带隙半导体构成。

公开(公告)号：WO2005122273A1

公开(公告)日：2005-12-22

申请号：PCT/JP2005/010691

申请日：2005-06-10

Applicant: 松下電器産業株式会社 ,  北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉 ,  橋本 浩一

Inventor： 北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉 ,  橋本 浩一

IPC: H01L29/78

CPC classification number: H01L29/7828 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/105 ,  H01L29/1608 ,  H01L29/365

Abstract: 　ワイドバンドギャップ半導体を用いて形成され、かつトランジスタ構造を有するパワー素子であって、パワー素子の電流経路２０は、正の温度依存性を示すオン抵抗を有するＪＦＥＴ（ジャンクション）領域２、ドリフト領域３、および基板４と、負の温度依存性を示すオン抵抗を有するチャネル領域１とを含んでいる。パワー素子全体におけるオン抵抗の温度変化は、正の温度依存性を示すオン抵抗を有するＪＦＥＴ（ジャンクション）領域２、ドリフト領域３、および基板４におけるオン抵抗の温度変化ΔＲ p と、負の温度依存性を示すオン抵抗を有するチャネル領域１におけるオン抵抗の温度変化ΔＲ n とを相殺させることによって得られる。パワー素子の温度を－３０°Cから１００°Cへ変化させた場合のパワー素子全体におけるオン抵抗の変化の、－３０°Cにおけるパワー素子全体のオン抵抗に対する割合が５０％以下である。

Abstract translation: 功率元件由宽带隙半导体形成并具有晶体管结构。 功率元件的电流路径（20）包括具有正温度依赖性的导通电阻的JFET（结）区域（2），漂移区域（3）和基板（4）以及沟道区域 1）具有显示负温度依赖性的导通电阻。 通过抵消具有导通电阻的JFET（结）区域（2），漂移区域（3）和基板（4）中的导通电阻温度变化ΔRp，可获得整个功率元件的导通电阻温度变化 通过具有导通电阻的通道区域（1）中的导通电阻温度变化ΔRn显示正温度依赖性，显示出负温度依赖性。 在功率元件温度从-30℃变化到100℃的情况下，整个功率元件的导通电阻变化率为-30℃时整个功率元件的导通电阻为50％ 或以下。

公开(公告)号：WO2005024941A1

公开(公告)日：2005-03-17

申请号：PCT/JP2004/013263

申请日：2004-09-06

Applicant: 松下電器産業株式会社 ,  北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉

Inventor： 北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉

IPC: H01L23/36

CPC classification number: H01L23/3735 ,  H01L23/3672 ,  H01L23/4334 ,  H01L24/48 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/0102 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/10253 ,  H01L2924/12032 ,  H01L2924/12036 ,  H01L2924/1301 ,  H01L2924/13055 ,  H01L2924/13062 ,  H01L2924/13063 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: Disclosed is a semiconductor device which comprises a semiconductor chip (61) including a power semiconductor element using a wide band gap semiconductor, bases (62, 63), first and second intermediate members (65, 68a), a heat transferring member (66), a heat dissipating fin (67), and a sealing material (68) for sealing the semiconductor chip (61), the first and second intermediate members (65, 68a) and the heat transferring member (66). End portions of the bases (62, 63) are respectively formed as external connection terminals (62a, 63a). The second intermediate member (68a) is made of a material having a lower thermal conductivity than the first intermediate member (65), and has a larger contact area with the semiconductor chip (61) than the first intermediate member (65).

Abstract translation: 公开了一种半导体器件，其包括半导体芯片（61），其包括使用宽带隙半导体的功率半导体元件，基座（62,63），第一和第二中间构件（65,68a），传热构件（66） ，散热片（67）和用于密封半导体芯片（61），第一和第二中间构件（65,68a）和传热构件（66）的密封材料（68）。 基座（62,63）的端部分别形成为外部连接端子（62a，63a）。 第二中间构件（68a）由具有比第一中间构件（65）低的热导率的材料制成，并且与半导体芯片（61）的接触面积比第一中间构件（65）大。

公开(公告)号：WO2003107422A1

公开(公告)日：2003-12-24

申请号：PCT/JP2003/007585

申请日：2003-06-13

Applicant: 松下電器産業株式会社 ,  北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉

Inventor： 北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉

IPC: H01L25/07

CPC classification number: H01L23/49562 ,  H01L23/49575 ,  H01L23/62 ,  H01L24/37 ,  H01L24/40 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L25/072 ,  H01L29/0653 ,  H01L29/1608 ,  H01L29/7806 ,  H01L29/7828 ,  H01L29/7838 ,  H01L2224/0603 ,  H01L2224/371 ,  H01L2224/40137 ,  H01L2224/45015 ,  H01L2224/45124 ,  H01L2224/48091 ,  H01L2224/4813 ,  H01L2224/48137 ,  H01L2224/48247 ,  H01L2224/48465 ,  H01L2224/4903 ,  H01L2224/49113 ,  H01L2224/84205 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01012 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01015 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01079 ,  H01L2924/09701 ,  H01L2924/10253 ,  H01L2924/10272 ,  H01L2924/12032 ,  H01L2924/12036 ,  H01L2924/12042 ,  H01L2924/1301 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13062 ,  H01L2924/13063 ,  H01L2924/13091 ,  H01L2924/181 ,  H01L2924/2076 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 　半導体モジュールは、ＳｉＣ基板上に、個別に動作することが可能なセグメント１（半導体素子）を備えている。セグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド２及びゲート電極パッド３と、ＳｉＣ基板の裏面側に設けられたドレイン電極パッドとを備えている。相隣接するセグメント１同士間を電気的に分離するためのトレンチ，ショットキーダイオード等の素子分離領域を備えている。検査で良品であることが確認されたセグメント１の電極パッド２，３のみが電極端子４１，４３に接続されている。

Abstract translation: 半导体模块包括能够单独操作并提供在SiC衬底上的段（半导体器件）（1）。 每个段（1）包括形成在SiC衬底（1）的主表面上的源电极焊盘（2）和栅电极焊盘（3）以及形成在SiC衬底（1）的背面上的漏电极焊盘。 半导体模块还包括诸如沟槽和肖特基二极管的元件隔离区域，用于将相邻的区段（1）彼此电隔离。 仅通过测试可以接受的段（1）的电极焊盘（2,3）连接到电极端子（41,43）。

公开(公告)号：WO2005076327A1

公开(公告)日：2005-08-18

申请号：PCT/JP2005/001240

申请日：2005-01-28

Applicant: 松下電器産業株式会社 ,  高橋 邦方 ,  北畠 真 ,  山下 賢哉 ,  内田 正雄 ,  楠本 修 ,  宮永 良子

Inventor： 高橋 邦方 ,  北畠 真 ,  山下 賢哉 ,  内田 正雄 ,  楠本 修 ,  宮永 良子

IPC: H01L21/265

CPC classification number: H01L21/046

Abstract: 　半導体素子の製造方法は、炭化珪素基板１上に形成された炭化珪素薄膜２内にイオンを注入する工程と、炭化珪素基板を減圧雰囲気で加熱することで炭化珪素基板の表面にカーボン層５を形成する工程と、カーボン層５を形成する工程より高い圧力で、且つ高い温度の雰囲気中で炭化珪素基板を活性化アニールする工程とを含んでいる。

Abstract translation: 一种制造半导体器件的方法，包括以下步骤：将离子注入设置在碳化硅衬底（1）上的碳化硅薄膜（2）中; 在真空气氛中加热得到的碳化硅衬底，从而在所得碳化硅衬底的表面上形成碳层（5）; 在比碳层（5）形成步骤高的压力的气氛中进行活化退火。

公开(公告)号：WO2005053034A1

公开(公告)日：2005-06-09

申请号：PCT/JP2004/017425

申请日：2004-11-24

Applicant: 松下電器産業株式会社 ,  内田 正雄 ,  北畠 真 ,  楠本 修 ,  山下 賢哉 ,  高橋 邦方 ,  宮永 良子

Inventor： 内田 正雄 ,  北畠 真 ,  楠本 修 ,  山下 賢哉 ,  高橋 邦方 ,  宮永 良子

IPC: H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/049 ,  H01L29/045 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/365 ,  H01L29/41766 ,  H01L29/4238 ,  H01L29/518 ,  H01L29/66068 ,  H01L29/7838

Abstract: 　本発明の半導体素子では、炭化珪素基板の上に設けられたｎ型の炭化珪素層は、（０００１）面から＜１１−２０＞方向にオフカットされた上面を有している。そして、チャネル領域において、オフカット方向に沿って流れる電流が支配的となるようにゲート電極やソース電極が配置されている。 　本発明では、ゲート絶縁膜を形成した後に、Ｖ族元素を含む雰囲気下で熱処理を行う。これにより、炭化珪素層とゲート絶縁膜の界面において界面準位密度が低下するため、オフカット方向Ａに垂直な方向よりもオフカット方向Ａのほうが電子移動度が高くなる。

Abstract translation: 在半导体元件中，配置在碳化硅基板上的n型碳化硅层从（0001）表面的<11-20>方向的上表面偏离。 栅极电极和源电极被布置成使得在截止方向上流动的电流在沟道区域中是主要的。 在形成栅极绝缘膜之后，在含有V族元素的气氛中进行热处理。由此，在碳化硅层和栅极绝缘膜之间的界面处的界面态密度降低，因此电子移动 与垂直于偏离方向A的方向相比，在切割方向A上增加。

公开(公告)号：WO2003047000A1

公开(公告)日：2003-06-05

申请号：PCT/JP2002/012396

申请日：2002-11-27

Applicant: 松下電器産業株式会社 ,  山下 賢哉 ,  北畠 真 ,  高橋 邦方 ,  楠本 修 ,  内田 正雄 ,  宮永 良子

Inventor： 山下 賢哉 ,  北畠 真 ,  高橋 邦方 ,  楠本 修 ,  内田 正雄 ,  宮永 良子

IPC: H01L29/78

CPC classification number: H01L21/28185 ,  H01L21/049 ,  H01L21/28202 ,  H01L29/1608 ,  H01L29/41766 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66068 ,  H01L29/78 ,  H01L29/7802 ,  H01L29/7838

Abstract: A first insulation film (2) as a thermal oxide film up to 20 nm thick is formed by oxidizing the top portion of an SiC substrate (1) at temperatures of at least 800°C and up to 1400°C and in an oxygen atmosphere of up to 1.4×10 2 Pa. After annealing, a first cap layer (3) as a nitride film about 5 nm thick is formed thereon by a CVD method. A second insulation film (4) as a deposited oxide film about 130 nm thick is formed thereon by a CVD method. A second cap layer (5) as a nitride film about 10 nm thick is formed thereon. A semiconductor device low in loss and high in reliability is thus obtained by forming a gate insulation film (6) consisting of the first insulation layer (2) to the second cap layer (5).

Abstract translation: 作为高达20nm厚的热氧化膜的第一绝缘膜（2）通过在至少800℃至高达1400℃的温度和氧气氛中氧化SiC衬底（1）的顶部而形成 高达1.4×10 -2 Pa。退火后，通过CVD法在其上形成约5nm厚的氮化膜的第一盖层（3）。 通过CVD法在其上形成作为约130nm厚的沉积氧化膜的第二绝缘膜（4）。 形成作为约10nm厚的氮化膜的第二盖层（5）。 因此，通过将由第一绝缘层（2）构成的栅绝缘膜（6）形成到第二盖层（5），可以获得低损耗，高可靠性的半导体装置。

公开(公告)号：WO2003028110A1

公开(公告)日：2003-04-03

申请号：PCT/JP2002/009491

申请日：2002-09-17

Applicant: 松下電器産業株式会社 ,  山下 賢哉 ,  北畠 真 ,  楠本 修 ,  高橋 邦方 ,  内田 正雄 ,  宮永 良子

Inventor： 山下 賢哉 ,  北畠 真 ,  楠本 修 ,  高橋 邦方 ,  内田 正雄 ,  宮永 良子

IPC: H01L29/78

CPC classification number: H01L29/66068 ,  H01L29/105 ,  H01L29/1608 ,  H01L29/365 ,  H01L29/7725 ,  H01L29/7828 ,  H01L29/7838

Abstract: A semiconductor device having a storage type SiC-MISFET structure, and comprising a p-type SiC layer (10) formed on an SiC substrate, an n-type channel layer (20), a gate insulation film (11), a gate electrode (12), and n-type source/drain layers (13a, 13b). The channel layer (20) has an undope layer (22) and a delta dope layer (21) provided in the vicinity of the lower end of the undope layer (22). A high-concentration delta dope layer (21) provided in a deep region of the channel layer (20) can weaken an electric field in the surface region of the channel layer to enhance a current drive force.

Abstract translation: 具有存储型SiC-MISFET结构的半导体器件，包括形成在SiC衬底上的p型SiC层（10），n型沟道层（20），栅极绝缘膜（11），栅电极 （12）和n型源极/漏极层（13a，13b）。 沟道层（20）具有设置在不端部层（22）的下端附近的未掺杂层（22）和δ掺杂层（21）。 设置在沟道层（20）的深区域中的高浓度三角形掺杂层（21）可以削弱沟道层表面区域中的电场，以增强电流驱动力。