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    半導体素子、半導体装置、およびその製造方法
    1.
    发明申请
    半導体素子、半導体装置、およびその製造方法 审中-公开
    半导体元件，半导体器件和半导体元件制造方法

    公开(公告)号：WO2013035300A1

    公开(公告)日：2013-03-14

    申请号：PCT/JP2012/005565

    申请日：2012-09-03

    Applicant: パナソニック株式会社 ,  庭山 雅彦 ,  内田 正雄

    Inventor： 庭山　雅彦 ,  内田　正雄

    IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

    CPC classification number: H01L29/1608 ,  H01L21/046 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/66068 ,  H01L29/7828

    Abstract: 　本願に開示された半導体素子の製造方法は、半導体基板上に第１導電型の第１炭化珪素半導体層を形成する工程（Ａ）と、第１炭化珪素半導体層上にボディ領域を規定する第１マスクを形成する工程（Ｂ）と、第１マスクを用いて、第１炭化珪素半導体層中に、第２導電型のボディ注入領域を形成する工程（Ｃ）と、第１マスクの側面にサイドウォールを形成する工程（Ｄ）と、第１マスクおよびサイドウォールを用いて、第１炭化珪素半導体層中に、第１導電型の不純物注入領域および第２導電型の第１ボディ注入領域を形成する工程（Ｅ）と、第１炭化珪素半導体層を熱処理する工程（Ｆ）とを包含する。

    Abstract translation: 公开了一种半导体元件制造方法，其包括：步骤（A），其中在半导体衬底上形成第一导电型第一碳化硅半导体层; 步骤（B），其中在所述第一碳化硅半导体层上形成限定体区的第一掩模; 使用所述第一掩模在第一碳化硅半导体层中形成第二导电型主体注入区域的工序（C）; 步骤（D），其中侧壁形成在第一掩模的侧表面上; 使用第一掩模和侧壁在第一碳化硅半导体层中形成第一导电型杂质注入区和第二导电型第一体注入区的工序（E） 以及对第一碳化硅半导体层进行热处理的工序（F）。

    半導体素子およびその製造方法
    2.
    发明申请
    半導体素子およびその製造方法 审中-公开
    半导体元件及其制造方法

    公开(公告)号：WO2012056705A1

    公开(公告)日：2012-05-03

    申请号：PCT/JP2011/006020

    申请日：2011-10-27

    Applicant: パナソニック株式会社 ,  内田 正雄 ,  田中 康太郎

    Inventor： 内田　正雄 ,  田中　康太郎

    IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

    CPC classification number: H01L21/26506 ,  H01L21/046 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7828

    Abstract: 　半導体素子１００は、基板１０１の主面の法線方向から見て、ユニットセル領域１００ｕｌと、ユニットセル領域と半導体素子の端部との間に位置する終端領域１００ｆとを含み、終端領域１００ｆは、第１炭化珪素半導体層１０２にドリフト領域１０２ｄと接するように配置された第２導電型のリング領域１０３ｆを有し、リング領域は、第１炭化珪素半導体層の表面に接する高濃度リング領域１０３ａｆと、高濃度リング領域よりも低い濃度で第２導電型の不純物を含み、底面で第１炭化珪素半導体層に接する低濃度リング領域１０３ｂｆとを含んでおり、高濃度リング領域１０３ａｆの側面は、ドリフト領域１０２ｄと接し、半導体基板の主面の法線方向から見て、高濃度リング領域と低濃度リング領域とは同一の輪郭を有している。

    Abstract translation: 在本发明中，当从基板（101）的主表面的法线方向观察时，半导体元件（100）包括单位区域（100ul）和边缘区域（100f），位于单元电池区域 和半导体元件的端部。 边缘区域（100f）具有设置在第一碳化硅半导体层（102）中以与漂移区域（102d）接触的第二导电型环形区域（103f）。 环区包括与第一碳化硅半导体层的表面接触的高密度环区（103af），并且包括密度低于高密度环区的低密度环区（103bf），具有 第二导电型掺杂剂，并且其在其下表面与第一碳化硅半导体层接触。 高密度环区域（103af）的侧面与漂移区域（102d）接触，当从基板的主面的法线方向观察时，高密度环区域和低密度环区域 相同的轮廓。

    半導体素子
    3.
    发明申请
    半導体素子 审中-公开
    半导体元件

    公开(公告)号：WO2012056642A1

    公开(公告)日：2012-05-03

    申请号：PCT/JP2011/005769

    申请日：2011-10-14

    Applicant: パナソニック株式会社 ,  北畠 真 ,  内田 正雄

    Inventor： 北畠　真 ,  内田　正雄

    IPC: H01L27/04 ,  H01L29/12 ,  H01L29/78

    CPC classification number: H01L29/7828 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/2003 ,  H01L29/7391

    Abstract: 　本発明の半導体素子は、チャネル層を介してトランジスタ動作とダイオード動作とを行うことができる。ソース電極１５０の電位を基準とするゲート電極１６５の電位Ｖｇｓが０ボルトのとき、ボディ領域１３０の一部分とチャネル層１５０との間のｐｎ接合によりチャネル層１５０の少なくとも一部は厚さ方向の全体にわたって空乏化された厚さＤｃの空乏層が形成され、かつ、ボディ領域１３０の一部分にはｐｎ接合の接合面から厚さＤｂの空乏層が形成される。ワイドバンドギャップ半導体の誘電率をεｓ、絶縁膜１６０の誘電率および厚さを、それぞれ、εｉおよびＤｉ、ＤｃとＤｂの和をＤｓ、ダイオードの立ち上がり電圧の絶対値をＶｆ０とするとき、Ｄｓ＜Ｄｉ・εｓ／（εｉ（２／Ｖｆ０－１））が満たされる。

    Abstract translation: 该半导体元件可以执行由沟道层介导的晶体管操作和二极管操作。 当源电极（150）的电位为基准的栅电极（165）的电位（Vgs）为零伏时：通过沟道层（150）与体区的一部分之间的pn结 （130），在沟道层（150）的至少一部分处形成在厚度方向上全部耗尽的厚度Dc的耗尽层，并且从pn结的接合表面的厚度为Db的贫化层为 形成在身体区域（130）的部分。 如果宽带隙半导体的电导率为es，绝缘膜（160）的导电率和厚度分别为ei和Di，Dc和Db之和为Ds，导通电压的绝对值为 二极管为Vf0，满足关系Ds

    パワー素子
    6.
    发明申请
    パワー素子 审中-公开
    功率元件

    公开(公告)号：WO2005122273A1

    公开(公告)日：2005-12-22

    申请号：PCT/JP2005/010691

    申请日：2005-06-10

    Applicant: 松下電器産業株式会社 ,  北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉 ,  橋本 浩一

    Inventor： 北畠 真 ,  楠本 修 ,  内田 正雄 ,  高橋 邦方 ,  山下 賢哉 ,  橋本 浩一

    IPC: H01L29/78

    CPC classification number: H01L29/7828 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/105 ,  H01L29/1608 ,  H01L29/365

    Abstract: 　ワイドバンドギャップ半導体を用いて形成され、かつトランジスタ構造を有するパワー素子であって、パワー素子の電流経路２０は、正の温度依存性を示すオン抵抗を有するＪＦＥＴ（ジャンクション）領域２、ドリフト領域３、および基板４と、負の温度依存性を示すオン抵抗を有するチャネル領域１とを含んでいる。パワー素子全体におけるオン抵抗の温度変化は、正の温度依存性を示すオン抵抗を有するＪＦＥＴ（ジャンクション）領域２、ドリフト領域３、および基板４におけるオン抵抗の温度変化ΔＲ p と、負の温度依存性を示すオン抵抗を有するチャネル領域１におけるオン抵抗の温度変化ΔＲ n とを相殺させることによって得られる。パワー素子の温度を－３０°Cから１００°Cへ変化させた場合のパワー素子全体におけるオン抵抗の変化の、－３０°Cにおけるパワー素子全体のオン抵抗に対する割合が５０％以下である。

    Abstract translation: 功率元件由宽带隙半导体形成并具有晶体管结构。 功率元件的电流路径（20）包括具有正温度依赖性的导通电阻的JFET（结）区域（2），漂移区域（3）和基板（4）以及沟道区域 1）具有显示负温度依赖性的导通电阻。 通过抵消具有导通电阻的JFET（结）区域（2），漂移区域（3）和基板（4）中的导通电阻温度变化ΔRp，可获得整个功率元件的导通电阻温度变化 通过具有导通电阻的通道区域（1）中的导通电阻温度变化ΔRn显示正温度依赖性，显示出负温度依赖性。 在功率元件温度从-30℃变化到100℃的情况下，整个功率元件的导通电阻变化率为-30℃时整个功率元件的导通电阻为50％ 或以下。

    半導体素子およびその製造方法
    7.
    发明申请
    半導体素子およびその製造方法 审中-公开
    半导体元件及其制造方法

    公开(公告)号：WO2012164817A1

    公开(公告)日：2012-12-06

    申请号：PCT/JP2012/002783

    申请日：2012-04-23

    Applicant: パナソニック株式会社 ,  池上 亮 ,  内田 正雄 ,  富田 祐貴 ,  庭山 雅彦

    Inventor： 池上　亮 ,  内田　正雄 ,  富田　祐貴 ,  庭山　雅彦

    IPC: H01L29/78 ,  H01L21/336 ,  H01L27/04 ,  H01L29/12

    CPC classification number: H01L29/7802 ,  H01L21/046 ,  H01L21/8213 ,  H01L21/823412 ,  H01L21/823487 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/4236 ,  H01L29/66068 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7828

    Abstract: 　本願に開示された半導体素子は、半導体基板と、半導体基板の主面上に位置し、第１導電型のドリフト領域と、第２導電型のボディ領域と、第１導電型の不純物領域とを含む第１炭化珪素半導体層と、第１炭化珪素半導体層に設けられ、ドリフト領域内に達するトレンチと、少なくともトレンチの側面に位置し、不純物領域およびドリフト領域に接している第１導電型の第２炭化珪素半導体層と、ゲート絶縁膜と、ゲート電極と、第１オーミック電極と、第２オーミック電極と を備える。ボディ領域は、トレンチの側面において第２炭化珪素半導体層と接する第１ボディ領域と、前記ドリフト領域と接し、第１ボディ領域よりも平均不純物濃度が小さい第２ボディ領域とを含む。

    Abstract translation: 本发明公开的半导体元件具有：半导体基板; 第一碳化硅半导体层，其位于半导体衬底的主面上，并且包括第一导电型漂移区，第二导电型体区和第一导电型杂质区; 提供在第一碳化硅半导体层内并且到达漂移区域的沟槽; 第一导电型第二碳化硅半导体层，其至少位于沟槽的侧面，并且与杂质区域和漂移区域接触; 栅极绝缘膜; 栅电极; 第一欧姆电极; 和第二欧姆电极。 主体区域包括：在沟槽的侧面与第二碳化硅半导体层接触的第一主体区域; 以及与漂移区域接触的第二体区，其平均杂质浓度低于第一体区的杂质浓度。

    半導体素子および半導体装置
    8.
    发明申请
    半導体素子および半導体装置 审中-公开
    半导体元件和半导体器件

    公开(公告)号：WO2012056704A1

    公开(公告)日：2012-05-03

    申请号：PCT/JP2011/006019

    申请日：2011-10-27

    Applicant: パナソニック株式会社 ,  内田 正雄

    Inventor： 内田　正雄

    IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/12

    CPC classification number: H01L21/26506 ,  H01L21/046 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7828

    Abstract: 　本発明の半導体素子は、第１導電型の半導体基板と、半導体基板上の第１導電型の第１炭化珪素半導体層と、第１炭化珪素半導体層内の第２導電型のボディ領域と、ボディ領域内の第１導電型の不純物領域と、第１炭化珪素半導体層上の第１導電型の第２炭化珪素半導体層と、第２炭化珪素半導体層上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、不純物領域に接続された第１オーミック電極と、半導体基板裏面の第２オーミック電極とを備える。ボディ領域は、第１ボディ領域および第２ボディ領域を含み、第１ボディ領域の平均不純物濃度は、第２ボディ領域の平均不純物濃度の２倍以上であり、前記不純物領域の底面は、前記第１ボディ領域の底面より深くに位置している。

    Abstract translation: 本发明的半导体元件包括第一导电型半导体衬底，半导体衬底上的第一碳化硅半导体层，第一碳化硅半导体层内的第二导电型体区，第一导电型杂质区， 所述主体区域，所述第一碳化硅半导体层上的第一导电型第二碳化硅半导体层，所述第二碳化硅半导体层上的栅极绝缘区域，所述栅极绝缘区域上的栅电极，连接到所述栅极绝缘区域的第一欧姆电极 杂质区域和半导体 - 衬底底表面的第二欧姆电极。 身体区域包括第一身体区域和第二身体区域。 第一体区的平均杂质浓度至少是第二体区的两倍。 杂质区的下表面位于比第一体区的下表面更低的位置。

    半導体装置及びその製造方法
    10.
    发明申请
    半導体装置及びその製造方法 审中-公开
    半导体器件及其制造方法

    公开(公告)号：WO2004008512A1

    公开(公告)日：2004-01-22

    申请号：PCT/JP2003/008736

    申请日：2003-07-09

    Applicant: 松下電器産業株式会社 ,  楠本 修 ,  北畠 真 ,  高橋 邦方 ,  山下 賢哉 ,  宮永 良子 ,  内田 正雄

    Inventor： 楠本 修 ,  北畠 真 ,  高橋 邦方 ,  山下 賢哉 ,  宮永 良子 ,  内田 正雄

    IPC: H01L21/28

    CPC classification number: H01L29/7813 ,  H01L21/0485 ,  H01L21/8213 ,  H01L27/0605 ,  H01L27/0629 ,  H01L29/1029 ,  H01L29/105 ,  H01L29/1608 ,  H01L29/365 ,  H01L29/41766 ,  H01L29/66068 ,  H01L29/7725 ,  H01L29/7828 ,  H01L29/7838 ,  H01L29/812 ,  H01L29/872 ,  Y10S438/931

    Abstract: 　蓄積型ＭＩＳＦＥＴは、ＳｉＣ基板１０１上にエピタキシャル成長された高抵抗ＳｉＣ層１０２と、ウェル領域１０３と、ウェル領域１０３の表面領域に形成された多重δドープ層を有するｎ型の蓄積チャネル層１０４と、コンタクト領域１０５と、ゲート絶縁膜１０８と、ゲート電極１１０とを備えている。蓄積チャネル層１０４は、アンドープ層１０４ｂと、量子効果によるアンドープ層１０４ｂへのキャリアの浸みだしが可能なδドープ層１０４ａとを交互に積層した構造となっている。また、蓄積チャネル層１０４及びコンタクト領域１０５内まで侵入して、コンタクト領域１０５に直接接触するソース電極１１１が設けられている。イオン注入より形成されていたソース領域が不要となり、製造コストが低減する。

    Abstract translation: 电荷存储型MISFET包括在SiC衬底（101）上外延生长形成的高电阻SiC层（102），阱区（103），形成在表面上的n型存储沟道层（104） 具有多个δ掺杂层，接触区（105），栅极绝缘膜（108）和栅电极（110）。 存储通道层（104）具有交替形成未掺杂层（104b）和δ掺杂层（104a）的结构，并且可以将载流子从δ掺杂层（104a）渗出到未掺杂层（104b）中 量子效应。 还提供了一个源极电极（111），其穿过存储沟道层（104）进入接触区域（105）并与接触区域（105）直接接触。 通常通过离子注入形成的源极区域不是必需的，其制造成本相应地降低。

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