中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

99 records (took 0.018 seconds)

    MIKROELEKTRONISCHE BAUELEMENTANORDNUNG MIT EINER MEHRZAHL VON SUBSTRATEN UND ENTSPRECHENDES HERSTELLUNGSVERFAHREN
    1.
    发明申请
    MIKROELEKTRONISCHE BAUELEMENTANORDNUNG MIT EINER MEHRZAHL VON SUBSTRATEN UND ENTSPRECHENDES HERSTELLUNGSVERFAHREN 审中-公开
    与底物和相应方法的NUMBER微电子组件装置

    公开(公告)号：WO2016062465A1

    公开(公告)日：2016-04-28

    申请号：PCT/EP2015/071431

    申请日：2015-09-18

    Applicant: ROBERT BOSCH GMBH

    Inventor： NEUL, Reinhard ,  OHMS, Torsten ,  HEUCK, Friedjof ,  ANTE, Frederik ,  SCHELLING, Christoph ,  HATTASS, Mirko

    IPC: B81C1/00

    CPC classification number: B81C1/00238 ,  B81B2201/0214 ,  B81B2201/0235 ,  B81B2201/0264 ,  B81C2203/0792 ,  H01L2224/16225

    Abstract: Die Erfindung schafft eine mikroelektronische Bauelementanordnung mit einer Mehrzahl von Substraten und ein entsprechendes Herstellungsverfahren. Die mikroelektronische Bauelementanordnung mit einer Mehrzahl von Substraten umfasst ein erstes Substrat (C1), welches als Schaltungssubstrat mit einem ersten Integrationsgrad ausgebildet ist, ein zweites Substrat (C2), welches als Schaltungssubstrat mit einem zweiten Integrationsgrad ausgebildet ist und ein drittes Substrat (C3), welches als MEMS-Sensorsubstrat ausgebildet ist und auf das zweite Substrat (C2) gebondet ist. Zweites und drittes Substrat sind auf das erste Substrat (C1) gebondet. Der erste Integrationsgrad ist wesentlich größer als der zweite Integrationsgrad.

    Abstract translation: 本发明提供了一种具有多个基板和相应的制造方法的微电子装置组件。 具有多个包括第一基体（C1），其被形成为具有集成的第一度的电路基板的基板的微电子器件组件，第二基板（C2），其被设计为具有集成的第二度和第三基板（C3）的电路基板， 其被形成为MEMS传感器基板和上述第二基板（C2）键合。 第二和第三基板（C1）在第一衬底上粘接。 一体化的第一度比第二集成度大得多。

    TEETER-TOTTER TYPE MEMS ACCELEROMETER WITH ELECTRODES ON CIRCUIT WAFER
    2.
    发明申请
    TEETER-TOTTER TYPE MEMS ACCELEROMETER WITH ELECTRODES ON CIRCUIT WAFER 审中-公开
    带电极的TEETER-TOTTER型MEMS加速度计在电路上

    公开(公告)号：WO2013188662A1

    公开(公告)日：2013-12-19

    申请号：PCT/US2013/045647

    申请日：2013-06-13

    Applicant: ANALOG DEVICES, INC.

    Inventor： Chien, Yu-Tsun

    IPC: G01P15/08 ,  B81B7/00 ,  B81B5/00 ,  B81C1/00 ,  G01P15/125

    CPC classification number: G01P15/125 ,  B81B2201/0235 ,  B81C1/00238 ,  G01P15/0802 ,  G01P2015/0831 ,  G01P2015/0837

    Abstract: In a teeter-totter type MEMS accelerometer, the teeter-totter proof mass and the bottom set of electrodes (i.e., underlying the proof mass) are formed on a device wafer, while the top set of electrodes (i.e., overlying the teeter-totter 5 proof mass) are formed on a circuit wafer that is bonded to the device wafer such that the top set of electrodes overlie the teeter-totter proof mass. The electrodes formed on the circuit wafer may be formed from an upper metallization layer on the circuit wafer, which also may be used to form various electrical connections and/or bond pads.

    Abstract translation: 在跷跷板型MEMS加速度计中，在装置晶片上形成了跷跷板质量和底部电极组（即，证明质量下方），而顶部电极组（即覆盖跷跷板 5个质量）形成在结合到器件晶片的电路晶片上，使得顶部电极组叠在跷跷板证明质量上。 形成在电路晶片上的电极可以由电路晶片上的上金属化层形成，其也可以用于形成各种电连接和/或接合焊盘。

    電子部品
    5.
    发明申请
    電子部品 审中-公开
    电子元件

    公开(公告)号：WO2013024658A1

    公开(公告)日：2013-02-21

    申请号：PCT/JP2012/068220

    申请日：2012-07-18

    Applicant: オムロン株式会社 ,  佐野 彰彦 ,  藤原 剛史 ,  丸山 英徳 ,  積 知範

    Inventor： 佐野　彰彦 ,  藤原　剛史 ,  丸山　英徳 ,  積　知範

    IPC: H01H59/00 ,  B81B7/02

    CPC classification number: H01H59/0009 ,  B81B2201/018 ,  B81B2207/012 ,  B81B2207/095 ,  B81C1/00238 ,  B81C2203/035 ,  H01H2001/0078

    Abstract: 　第１部材（３２）には静電アクチュエータ（４６）を設けている。第２部材（３３）には、静電アクチュエータ（４６）を駆動するための駆動用ＩＣ（７２）を設けている。第１部材（３２）と第２部材（３３）とは、静電アクチュエータ（４６）を設けた面と駆動用ＩＣ（７２）を設けた面とを対向させて、外周部の接合部（３５）と接合部（３６）で接合されている。第１部材（３２）、第２部材（３３）、接合部（３５）および接合部（３６）によって構成された空隙部（３４）内には、静電アクチュエータ（４６）と駆動用ＩＣ（７２）とが気密的に封止されている。これにより、静電アクチュエータ（４６）と当該静電アクチュエータを駆動するための駆動用ＩＣ（７２）とを縦方向に集積することによって実装面積を小さくできる。

    Abstract translation: 第一构件（32）设置有静电致动器（46），并且第二构件（33）设置有用于驱动所述静电致动器（46）的驱动IC（72）。 第一构件（32）和第二构件（33）在其外边缘处由连接部分（35和36）连接，使得设置有静电致动器（46）的表面和驱动IC （72）彼此面对地设置。 静电致动器（46）和驱动IC（72）气密地密封在由第一部件（32），第二部件（33）和连接部件（35和36）所包围的空间（34）中。 因此，用于驱动所述静电致动器的静电（46）致动器和驱动IC（72）被垂直地堆叠，使得可以减小安装足迹的尺寸。

    METHOD OF FORMING MONOLITHIC CMOS-MEMS HYBRID INTEGRATED, PACKAGED STRUCTURES
    7.
    发明申请
    METHOD OF FORMING MONOLITHIC CMOS-MEMS HYBRID INTEGRATED, PACKAGED STRUCTURES 审中-公开
    形成单片CMOS-MEMS混合集成的包装结构的方法

    公开(公告)号：WO2011120041A3

    公开(公告)日：2012-02-02

    申请号：PCT/US2011030195

    申请日：2011-03-28

    Applicant: ADVANCED MICROFAB LLC ,  KUMAR G KRISHNA ,  CHOKSI NISHIT A ,  CHALIL JOSEPH M

    Inventor： KUMAR G KRISHNA ,  CHOKSI NISHIT A ,  CHALIL JOSEPH M

    IPC: H01L27/00 ,  H01L21/768

    CPC classification number: H01L25/18 ,  B81C1/0023 ,  B81C1/00238 ,  H01L24/24 ,  H01L24/82 ,  H01L25/0652 ,  H01L2224/24227 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01018 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01074 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/014 ,  H01L2924/09701 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/16152 ,  H01L2924/16235 ,  H01L2924/167 ,  H01L2924/16788 ,  H01L2924/1679 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2924/00

    Abstract: A method of forming Monolithic CMOS-MEMS hybrid integrated, packaged structures includes the steps of providing: providing at least one semiconductor substrate having a CMOS device area including dielectric layers and metallization layers; applying at least one protective layer overlying the CMOS device area; forming at least one opening on the protective layer and patterning the dielectric and metallization layers to access the semiconductor substrate; forming at least one opening on the semiconductor substrate by etching the dielectric and metallization layers; applying at least one filler layer in the at least one opening on the semiconductor substrate; positioning at least one chip on the filler layer, the chip including a prefabricated front face and a bare backside; applying a first insulating layer covering the front face of the chip providing continuity from the semiconductor substrate to the chip; forming at least one via opening on the insulating layer covering the chip to access at least one contact area; applying at least one metallization layer overlying the insulating layer on the substrate and the chip connecting the metallization layer on the substrate to the at least one another contact area on the chip; applying a second insulating layer overlying the metallization layer on the at least one chip; applying at least one interfacial layer; applying at least one rigid substrate overlying the interfacial layer; and applying at least one secondary protective layer overlying the rigid substrate.

    Abstract translation: 一种形成单片CMOS-MEMS混合集成封装结构的方法包括以下步骤：提供至少一个具有包括电介质层和金属化层的CMOS器件区域的半导体衬底; 施加覆盖在CMOS器件区域上的至少一个保护层; 在所述保护层上形成至少一个开口，并且对所述电介质层和金属化层进行图形化以进入所述半导体衬底; 通过蚀刻所述电介质层和金属化层在所述半导体衬底上形成至少一个开口; 在所述半导体衬底上的所述至少一个开口中施加至少一个填充层; 将至少一个芯片定位在填充层上，该芯片包括预制的正面和裸露的背面; 施加覆盖芯片前表面的第一绝缘层，从半导体衬底到芯片提供连续性; 在覆盖芯片的绝缘层上形成至少一个通孔，以进入至少一个接触区域; 施加覆盖在所述衬底上的所述绝缘层上的至少一个金属化层和将所述衬底上的所述金属化层连接到所述芯片上的所述至少另一个接触区域中的所述芯片; 在所述至少一个芯片上施加覆盖所述金属化层的第二绝缘层; 施加至少一个界面层; 施加覆盖在界面层上的至少一个刚性基材; 以及施加覆盖在刚性基材上的至少一个二次保护层。

    電子デバイスおよび電子デバイスの製造方法
    9.
    发明申请
    電子デバイスおよび電子デバイスの製造方法 审中-公开
    电子设备及制造电子设备的方法

    公开(公告)号：WO2011161717A1

    公开(公告)日：2011-12-29

    申请号：PCT/JP2010/004129

    申请日：2010-06-21

    Applicant: パイオニア株式会社 ,  パイオニア・マイクロ・テクノロジー株式会社 ,  野田直樹 ,  小荒井満 ,  横内敏夫 ,  石杜昌弘

    Inventor： 野田直樹 ,  小荒井満 ,  横内敏夫 ,  石杜昌弘

    IPC: H01L25/16 ,  B81B7/00 ,  B81C3/00 ,  H01L25/065 ,  H01L25/07 ,  H01L25/18

    CPC classification number: H01L23/5384 ,  B81B2207/012 ,  B81C1/00238 ,  B81C2203/035 ,  H01L21/02 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: 　本発明は、薄型化を実現すると共に、接合された２つの半導体基板の導通配線を簡単に行うことができる電子デバイスおよび電子デバイスの製造方法を提供することを課題とする。　本発明の電子デバイス１は、絶縁膜４１を介して、接合突部４２が突設された第１半導体基板２と、導電性接合材料を介して、第１半導体基板２の接合突部４２に溶着接合された第２半導体基板３と、接合方向において、接合突部４２および絶縁膜４１に貫通形成されたスルーホール５４と、溶着接合に伴ってスルーホール５４に充填された導電性接合材料により構成され、第１半導体基板２と第２半導体基板３とが同電位となるように導通する導通配線部４４と、を備えたことを特徴とする。

    Abstract translation: 公开了一种电子器件，其实现了减小的厚度，并且具有容易形成在彼此接合的两个半导体衬底上的导电布线。 还公开了一种用于制造电子设备的方法。 电子设备（1）设置有：第一半导体衬底（2），接合突起（42）之间由绝缘膜（41）突出; 第二半导体衬底（3），其通过焊接而在第一半导体衬底（2）的接合突起（42）之间具有导电接合材料; 在所述接合方向上形成为穿过所述接合突起（42）和所述绝缘膜（41）的通孔（54）; 以及导电布线部分（44），其在通过焊接进行接合时施加到通孔（54）上的导电接合材料构成，并且其承载电流，使得第一半导体基板（2）和第二半导体基板 半导体衬底（3）具有相同的电位。

Patent Agency Ranking