公开(公告)号：WO2016160669A1

公开(公告)日：2016-10-06

申请号：PCT/US2016/024456

申请日：2016-03-28

Applicant: QUALCOMM INCORPORATED

Inventor： LI, Xia ,  LU, Xiao ,  CHEN, Xiaonan ,  WANG, Zhongze ,  YEAP, Choh, Fei

IPC: H01L27/105 ,  G11C16/04

CPC classification number: H03K17/687 ,  G11C16/0466 ,  G11C16/10 ,  H01L27/1052 ,  H01L27/11563 ,  H01L27/11568 ,  H01L29/51 ,  H01L29/792

Abstract: Aspects disclosed in the detailed description include high-k (HK)/metal gate (MG) (HK/MG) multi-time programmable (MTP) switching devices, and related systems and methods. One type of HK/MG MTP switching device is an MTP metal-oxide semiconductor (MOS) field-effect transistor (MOSFET). When the MTP MOSFET is programmed, a charge trap may build up in the MTP MOSFET due to a switching electrical current induced by a switching voltage. The charge trap reduces the switching window and endurance of the MTP MOSFET, thus reducing reliability in accessing the information stored in the MTP MOSFET. In this regard, an HK/MG MTP switching device comprising the MTP MOSFET is configured to eliminate the switching electrical current when the MTP MOSFET is programmed. By eliminating the switching electrical current, it is possible to avoid a charge trap in the MTP MOSFET, thus restoring the switching window and endurance of the MTP MOSFET for reliable information access.

Abstract translation: 在详细描述中公开的方面包括高k（HK）/金属门（MG）（HK / MG）多时间可编程（MTP）交换设备以及相关的系统和方法。 一种类型的HK / MG MTP开关器件是MTP金属氧化物半导体（MOS）场效应晶体管（MOSFET）。 当编程MTP MOSFET时，由于开关电压引起的开关电流，电荷陷阱可能会积累在MTP MOSFET中。 电荷阱减少了MTP MOSFET的开关窗口和耐久性，从而降低了访问存储在MTP MOSFET中的信息的可靠性。 在这方面，包括MTP MOSFET的HK / MG MTP开关器件被配置为在编程MTP MOSFET时消除开关电流。 通过消除开关电流，可以避免MTP MOSFET中的电荷陷阱，从而恢复MTP MOSFET的开关窗口和耐用性，从而实现可靠的信息访问。

公开(公告)号：WO2011080998A1

公开(公告)日：2011-07-07

申请号：PCT/JP2010/072064

申请日：2010-12-02

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  YAMAZAKI, Shunpei ,  KOYAMA, Jun ,  KATO, Kiyoshi ,  NAGATSUKA, Shuhei ,  MATSUZAKI, Takanori ,  INOUE, Hiroki

Inventor： YAMAZAKI, Shunpei ,  KOYAMA, Jun ,  KATO, Kiyoshi ,  NAGATSUKA, Shuhei ,  MATSUZAKI, Takanori ,  INOUE, Hiroki

IPC: H01L21/8247 ,  G11C11/402 ,  G11C11/405 ,  H01L21/8242 ,  H01L27/108 ,  H01L27/115 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/7869 ,  G11C16/0425 ,  H01L27/105 ,  H01L27/108 ,  H01L27/10802 ,  H01L27/10805 ,  H01L27/11 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11551 ,  H01L27/1156 ,  H01L27/11563 ,  H01L27/11568 ,  H01L27/1225 ,  H01L28/40 ,  H01L29/78693 ,  H01L29/788 ,  H01L29/7881 ,  H01L29/792

Abstract: The semiconductor device includes a source line, a bit line, a signal line, a word line, memory cells connected in parallel between the source line and the bit line, a first driver circuit electrically connected to the source line and the bit line through switching elements, a second driver circuit electrically connected to the source line through a switching element, a third driver circuit electrically connected to the signal line, and a fourth driver circuit electrically connected to the word line. The memory cell includes a first transistor including a first gate electrode, a first source electrode, and a first drain electrode, a second transistor including a second gate electrode, a second source electrode, and a second drain electrode, and a capacitor. The second transistor includes an oxide semiconductor material.

Abstract translation: 半导体器件包括源极线，位线，信号线，字线，在源极线和位线之间并联连接的存储器单元，通过开关电连接到源极线和位线的第一驱动器电路 元件，通过开关元件电连接到源极线的第二驱动器电路，电连接到信号线的第三驱动电路，以及电连接到字线的第四驱动电路。 存储单元包括第一晶体管，包括第一栅电极，第一源电极和第一漏电极，第二晶体管包括第二栅电极，第二源电极和第二漏极，以及电容器。 第二晶体管包括氧化物半导体材料。

公开(公告)号：WO2015069613A1

公开(公告)日：2015-05-14

申请号：PCT/US2014/063786

申请日：2014-11-04

Applicant: MATTSON TECHNOLOGY, INC.

Inventor： DIAO, Li ,  PHANVU, HaiAu ,  VANIAPURA, Vijay Matthew

IPC: H01L21/8247 ,  H01L21/205

CPC classification number: H01L21/31122 ,  H01J37/321 ,  H01J37/32357 ,  H01J37/32422 ,  H01L21/31144 ,  H01L27/11563

Abstract: A method for removing a doped amorphous carbon mask from a semiconductor substrate is disclosed. The method comprises generating a plasma to be used in treating the substrate, wherein the plasma comprises an oxygen containing gas, a halogen containing gas, and a hydrogen containing gas; and treating the substrate by exposing the substrate to the plasma. The doped amorphous carbon mask can be a boron doped amorphous carbon mask or a nitrogen doped amorphous carbon mask. The method can result in a mask removal rate ranging from about 1,000 ngstrms/minute to about 12,000 ngstrms/minute. Further, gases can be applied to the substrate before plasma treatment, after plasma treatment, or both to reduce the amount of defects or pinholes found in the substrate film.

Abstract translation: 公开了从半导体衬底去除掺杂的非晶碳掩模的方法。 该方法包括产生待用于处理衬底的等离子体，其中等离子体包含含氧气体，含卤素气体和含氢气体; 以及通过将衬底暴露于等离子体来处理衬底。 掺杂的非晶碳掩模可以是硼掺杂的无定形碳掩模或氮掺杂的无定形碳掩模。 该方法可导致掩模去除速率范围为约1,000ng / ms至约12,000ng / ms。 此外，可以在等离子体处理之前，等离子体处理之后或两者中将气体施加到基板上，以减少在基板膜中发现的缺陷或针孔的量。

公开(公告)号：WO2014175202A1

公开(公告)日：2014-10-30

申请号：PCT/JP2014/061137

申请日：2014-04-21

Applicant: ピーエスフォー ルクスコ エスエイアールエル ,  河野 彰

Inventor： 河野　彰

IPC: H01L21/336 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/11563 ,  H01L29/66833

Abstract: 　装置の製造方法は、半導体基板の上面よりも上方へ突き出す突き出し部を有する複数の素子分離領域を形成し、隣接する突き出し部の間に第１凹部を形成する工程と、第１凹部の底面と突き出し部の側面及び上面とを覆うようにチャージトラップ層および保護絶縁膜を積層形成し、第１凹部内に保護絶縁膜で構成される第２凹部を形成する工程と、第２凹部を埋設するように、犠牲膜を全面に形成する工程と、第２凹部の底面である保護絶縁膜の表面が露出するまで、ドライエッチング法を用いて犠牲膜、保護絶縁膜、チャージトラップ層及び突き出し部をエッチング除去する工程と、を含む。

Abstract translation: 该制造装置的方法包括：形成多个元件隔离区域，每个元件隔离区域具有在半导体基板的上表面上方突出的突出部分，并且在相邻的突出部分之间形成第一凹部; 形成电荷捕获层和保护绝缘膜作为层叠体以覆盖第一凹部的底面以及突出部的侧面和上表面的步骤，从而形成第二凹部， 在所述第一凹部内形成有所述保护绝缘膜; 其中在整个表面上形成牺牲膜使得第二凹陷部分被埋入的步骤; 以及使用干蚀刻方法蚀刻除去牺牲膜，保护绝缘膜，电荷俘获层和突起部分的步骤，直到用作第二凹部的底面的保护绝缘膜的表面 被暴露。

公开(公告)号：WO2014093654A3

公开(公告)日：2014-10-23

申请号：PCT/US2013074732

申请日：2013-12-12

Applicant: SPANSION LLC

Inventor： CHEN CHUN ,  HADDAD SAMEER ,  CHANG KUO TUNG ,  RAMSBEY MARK ,  KIM UNSOON ,  FANG SHENQING

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/115

CPC classification number: H01L29/792 ,  H01L27/0255 ,  H01L27/0292 ,  H01L27/11563 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/42344

Abstract: A semiconductor device and method of making such device is presented herein. The semiconductor device includes a plurality of memory cells, a plurality of p-n junctions, and a metal trace of a first metal layer. Each of the plurality of memory cells includes a first gate disposed over a first dielectric, a second gate disposed over a second dielectric and adjacent to a sidewall of the first gate, a first doped region in the substrate adjacent to the first gate, and a second doped region in the substrate adjacent to the second gate. The plurality of p-n junctions are electrically isolated from the doped regions of each memory cell. The metal trace extends along a single plane between a via to the second gate of at least one memory cell in the plurality of memory cells, and a via to a p-n junction within the plurality of p-n junctions.

Abstract translation: 这里给出了一种半导体器件和制造这种器件的方法。 该半导体器件包括多个存储单元，多个p-n结以及第一金属层的金属迹线。 多个存储器单元中的每一个包括布置在第一电介质上的第一栅极，布置在第二电介质上并且与第一栅极的侧壁相邻的第二栅极，在衬底中与第一栅极相邻的第一掺杂区域以及 在与所述第二栅极相邻的所述衬底中的第二掺杂区域。 多个p-n结与每个存储器单元的掺杂区域电隔离。 金属迹线沿通孔到多个存储器单元中的至少一个存储器单元的第二栅极之间的单个平面以及到多个pn结中的p-n结的通孔延伸。

公开(公告)号：WO2011022123A1

公开(公告)日：2011-02-24

申请号：PCT/US2010/040322

申请日：2010-06-29

Applicant: RAMBUS INC. ,  SHAEFFER, Ian

Inventor： SHAEFFER, Ian

IPC: G11C16/34 ,  G11C16/16 ,  G11C7/04

CPC classification number: G11C16/3495 ,  G06F12/1009 ,  G06F2212/1024 ,  H01L27/1052 ,  H01L27/11517 ,  H01L27/11563

Abstract: In a system having a memory device, an event is detected during system operation. The memory device is heated to reverse use-incurred degradation of the memory device in response to detecting the event. Tn another system, the memory device is heated to reverse use incurred, degradation concurrently with execution of a data access operation within another memory device of the system. In another system having a memory controller coupled to first and second memory devices, data is evacuated from the first memory device to the second memory device in response to determining that a maintenance operation is needed within the first memory device.

Abstract translation: 在具有存储器件的系统中，在系统操作期间检测到事件。 响应于检测到事件，存储器件被加热以反转存储器件的使用中的劣化。 在另一个系统中，存储设备被加热以逆转使用，与系统的另一个存储设备内的数据访问操作的执行同时降级。 在具有耦合到第一和第二存储器设备的存储器控​​制器的另一系统中，响应于确定在第一存储器设备内需要维护操作，将数据从第一存储器设备撤出到第二存储器设备。

公开(公告)号：WO2019123216A1

公开(公告)日：2019-06-27

申请号：PCT/IB2018/060202

申请日：2018-12-17

Applicant: KING ABDULLAH UNIVERSITY OF SCIENCE AND TECHNOLOGY

Inventor： HUSSAIN, Muhammad Mustafa ,  EL-ATAB, Nazek Mohamad

IPC: H01L29/66 ,  H01L29/78 ,  H01L27/11563 ,  H01L29/06 ,  H01L29/08 ,  H01L29/10

CPC classification number: H01L29/0847 ,  H01L27/11563 ,  H01L29/0684 ,  H01L29/1033 ,  H01L29/66484 ,  H01L29/66833 ,  H01L29/7827 ,  H01L29/7831

Abstract: A memory cell includes a substrate and a body including plural layers. The body has an inner body and an outer body, and the body is formed on top of the substrate. A nanotube trench is formed vertically in the body and extends to the substrate. A nanotube structure is formed in the nanotube trench. The nanotube trench divides the body into the inner body and the outer body and the nanotube structure is mechanically separated from the inner body and the outer body by a tunnel oxide layer, a charge trapping layer, and a blocking oxide layer.

公开(公告)号：WO2017074552A1

公开(公告)日：2017-05-04

申请号：PCT/US2016/049496

申请日：2016-08-30

Applicant: SANDISK TECHNOLOGIES LLC

Inventor： SHARANGPANI, Rahul ,  SHUKLA, Keerti ,  MAKALA, Raghuveer S. ,  PERI, Somesh ,  LEE, Yao-Sheng

IPC: H01L27/115 ,  H01L21/285

CPC classification number: H01L21/443 ,  H01L21/28556 ,  H01L21/3065 ,  H01L21/311 ,  H01L21/441 ,  H01L21/76871 ,  H01L27/0688 ,  H01L27/1052 ,  H01L27/108 ,  H01L27/10844 ,  H01L27/11534 ,  H01L27/11556 ,  H01L27/11563 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11582 ,  H01L29/495 ,  H01L29/4975

Abstract: A silicon-containing nucleation layer can be employed to provide a self-aligned template for selective deposition of tungsten within backside recesses during formation of a three-dimensional memory device. The silicon-containing nucleation layer may remain as a silicon layer, converted into a tungsten silicide layer, or replaced with a tungsten nucleation layer. Tungsten deposition can proceed only on the surface of the silicon-containing nucleation layer or a layer derived therefrom in a subsequent tungsten deposition process.

Abstract translation: 可以使用含硅成核层来提供自对准模板，用于在形成三维存储器装置期间在后侧凹槽内选择性沉积钨。 含硅成核层可以保持为硅层，转化成硅化钨层或用钨成核层代替。 钨沉积可以在随后的钨沉积工艺中仅在含硅成核层的表面或由其衍生的层上进行。

公开(公告)号：WO2016144397A1

公开(公告)日：2016-09-15

申请号：PCT/US2015/062490

申请日：2015-11-24

Applicant: CYPRESS SEMICONDUCTOR CORPORATION

Inventor： RAMKUMAR, Krishnaswamy

IPC: H01L21/8234

CPC classification number: H01L27/11568 ,  H01L21/02255 ,  H01L21/02301 ,  H01L21/28282 ,  H01L21/823462 ,  H01L27/11563 ,  H01L27/11573 ,  H01L29/167 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66833 ,  H01L29/792

Abstract: A method of controlling the thickness of gate oxides in an integrated CMOS process which includes performing a two-step gate oxidation process to concurrently oxidize and therefore consume at least a first portion of the cap layer of the NV gate stack to form a blocking oxide and form a gate oxide of at least one metal-oxide-semiconductor (MOS) transistor in the second region, wherein the gate oxide of the at least one MOS transistor is formed during both a first oxidation step and a second oxidation step of the gate oxidation process

Abstract translation: 一种在集成CMOS工艺中控制栅极氧化物的厚度的方法，其包括执行两步栅极氧化工艺以同时氧化并因此消耗NV栅极堆叠的覆盖层的至少第一部分以形成阻挡氧化物， 在第二区域中形成至少一个金属氧化物半导体（MOS）晶体管的栅极氧化物，其中在栅极氧化的第一氧化步骤和第二氧化步骤期间形成至少一个MOS晶体管的栅极氧化物 处理

公开(公告)号：WO2013026249A1

公开(公告)日：2013-02-28

申请号：PCT/CN2012/000137

申请日：2012-02-02

Applicant: 复旦大学 ,  王鹏飞 ,  林曦 ,  孙清清 ,  张卫

Inventor： 王鹏飞 ,  林曦 ,  孙清清 ,  张卫

IPC: H01L29/788 ,  H01L27/115

CPC classification number: H01L27/11563 ,  G11C16/0475 ,  H01L21/84 ,  H01L27/1021 ,  H01L27/1026 ,  H01L27/1157 ,  H01L27/1203 ,  H01L29/7391 ,  H01L29/7923 ,  H01L29/8616

Abstract: 提供一种自对准的垂直式非挥发性半导体存储器件，属于半导体存储器件技术领域。该存储器件包括：一个半导体衬底（107），一个具有第一种掺杂类型的漏区（108），两个具有第二种掺杂类型的源区（304，307），一个用于捕获电子的堆叠栅；其中一个漏区（108）和两个源区（304，307）和堆叠栅组成两个共享一个栅极和一个漏极的隧穿场效应晶体管，每个所述隧穿场效应晶体管的漏区电流受到所述用于捕获电子的堆叠栅内的电荷量及分布影响，漏区（108）掩埋在半导体衬底内，源区（304，307）在漏区之上并通过一个沟道与漏区（108）隔开。该半导体存储器件单元面积小，制造工艺简单。采用该半导体存储器件的存储器芯片的制造成本低，存储密度高。