公开(公告)号：WO2016031522A1

公开(公告)日：2016-03-03

申请号：PCT/JP2015/072432

申请日：2015-08-06

Applicant: 株式会社タムラ製作所 ,  国立研究開発法人情報通信研究機構

Inventor： 佐々木　公平 ,  東脇　正高 ,  ワン　マン　ホイ

IPC: H01L21/338 ,  H01L21/20 ,  H01L21/336 ,  H01L21/425 ,  H01L29/24 ,  H01L29/786 ,  H01L29/812

CPC classification number: H01L29/7869 ,  H01L21/02414 ,  H01L21/02433 ,  H01L21/02565 ,  H01L21/02609 ,  H01L27/1225 ,  H01L29/045 ,  H01L29/0642 ,  H01L29/24 ,  H01L29/66568 ,  H01L29/66969 ,  H01L29/78 ,  H01L29/786 ,  H01L29/812 ,  H01L29/8126

Abstract: 　製造工程の簡略化と製造コストの削減とを可能とした半導体素子及びその製造方法を提供する。　半導体素子１０は、アクセプタ不純物を含むβ－Ｇａ ２ Ｏ ３ 系単結晶からなる高抵抗基板１１と、高抵抗基板１１上に形成されたアンドープβ－Ｇａ ２ Ｏ ３ 系単結晶層１２と、アンドープβ－Ｇａ ２ Ｏ ３ 系単結晶層１２に、側面が囲まれたｎ型チャネル層１３とを備える。アンドープβ－Ｇａ ２ Ｏ ３ 系単結晶層１２は素子分離領域とされている。

Abstract translation: 本发明提供一种半导体元件，能够简化制造工序，降低生产成本。 还提供了一种半导体元件的制造方法。 一种半导体元件（10），其具有包含受体杂质的β-Ga 2 O 3单晶的高电阻基板（11），所述高电阻基板（11）与形成在所述高电压基板上的未掺杂的β-Ga 2 O 3单晶层（12） 电阻基板（11）以及具有被未掺杂的β-Ga 2 O 3单晶层（12）包围的侧面的n型沟道层（13）。 未掺杂的β-Ga 2 O 3单晶层（12）是元素分离区域。

公开(公告)号：WO2015112472A1

公开(公告)日：2015-07-30

申请号：PCT/US2015/011966

申请日：2015-01-20

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION

Inventor： HEKMATSHOARTABARI, Bahman ,  SHAHIDI, Ghavam G.

IPC: H01L29/812 ,  H01L29/80 ,  H01L27/095

CPC classification number: H01L29/8086 ,  H01L27/0617 ,  H01L27/098 ,  H01L29/1066 ,  H01L29/1604 ,  H01L29/802 ,  H01L29/8124 ,  H01L29/8126 ,  H01L29/868

Abstract: A junction field-effect transistor (JFET) with a gate region that includes two separate subregions having material of different conductivity types and/or a Schottky junction that substantially suppresses gate current when the gate junction is forward-biased, as well as complementary circuits that incorporate such JFET devices. According to an aspect of the present invention, there is a junction field effect transistor (JFET) that includes a channel region and a gate region. The gate region includes a first gate sub-region and a second gate sub-region. The first gate sub-region forms a junction with the channel region. The second gate sub-region forms a junction with the first gate sub-region. The channel region and the second gate sub-region include material of a first conductivity type. The first gate sub-region includes material of a second conductivity type different from the first conductivity type.

Abstract translation: 具有栅极区域的结型场效应晶体管（JFET），栅极区域包括具有不同导电类型的材料的两个分开的子区域和/或当栅极结正向偏置时基本上抑制栅极电流的肖特基结以及互补电路 并入这种JFET器件。 根据本发明的一个方面，存在包括沟道区和栅极区的结型场效应晶体管（JFET）。 栅极区域包括第一栅极子区域和第二栅极子区域。 第一栅极子区域与沟道区域形成结。 第二栅极子区域与第一栅极子区域形成结。 沟道区域和第二栅极子区域包括第一导电类型的材料。 第一栅极子区域包括不同于第一导电类型的第二导电类型的材料。

公开(公告)号：WO2013035842A1

公开(公告)日：2013-03-14

申请号：PCT/JP2012/072897

申请日：2012-09-07

Applicant: 株式会社タムラ製作所 ,  独立行政法人情報通信研究機構 ,  佐々木 公平 ,  東脇 正高

Inventor： 佐々木　公平 ,  東脇　正高

IPC: H01L29/786 ,  H01L21/20 ,  H01L21/336 ,  H01L21/338 ,  H01L29/26 ,  H01L29/812

CPC classification number: H01L29/7869 ,  H01L21/02414 ,  H01L21/02433 ,  H01L21/02565 ,  H01L21/02576 ,  H01L21/02581 ,  H01L21/02631 ,  H01L29/04 ,  H01L29/045 ,  H01L29/157 ,  H01L29/24 ,  H01L29/36 ,  H01L29/365 ,  H01L29/41733 ,  H01L29/66969 ,  H01L29/772 ,  H01L29/78 ,  H01L29/7816 ,  H01L29/7824 ,  H01L29/78603 ,  H01L29/812 ,  H01L29/8126

Abstract: 　高品質のＧａ 2 Ｏ 3 系半導体素子を提供する。　高抵抗β－Ｇａ 2 Ｏ 3 基板２上に直接または他の層を介して形成されたｎ型β－Ｇａ 2 Ｏ 3 単結晶膜３と、ｎ型β－Ｇａ 2 Ｏ 3 単結晶膜３上に形成されたソース電極２２及びドレイン電極２３と、ソース２２電極とドレイン電極２３との間のｎ型β－Ｇａ 2 Ｏ 3 単結晶膜３上に形成されたゲート電極２１と、を含むＧａ 2 Ｏ 3 系ＭＩＳＦＥＴ２０を提供する。

Abstract translation: 提供了高质量的Ga 2 O 3半导体元件。 提供了一种Ga 2 O 3 MISFET（20），其包括：直接形成在高电阻β-Ga 2 O 3衬底（2）上的n型β-Ga 2 O 3单晶膜（3）或其间的其它层; 形成在n型β-Ga 2 O 3单晶膜（3）上的源电极（22）和漏电极（23）。 以及形成在源电极（22）和漏电极（23）之间的n型β-Ga 2 O 3单晶膜（3）上的栅电极（21）。

公开(公告)号：WO02021601A1

公开(公告)日：2002-03-14

申请号：PCT/JP2001/007463

申请日：2001-08-30

IPC: H01L29/201 ,  H01L21/20 ,  H01L21/338 ,  H01L29/04 ,  H01L29/20 ,  H01L29/778 ,  H01L29/812

CPC classification number: H01L29/8126 ,  H01L21/0242 ,  H01L21/02458 ,  H01L21/0254 ,  H01L29/045 ,  H01L29/2003

Abstract: A group-III nitride semiconductor the productivity, heat dissipation ability, and high-speed operation characteristics of which are improved. An epitaxial growth layer (13) made of a group-III nitride semiconductor is formed on a buffer layer (12) formed on a sapphire substrate (11) having a major surface of face A ((11-20) face). A gate electrode (16), a source electrode (15), and a drain electrode (17) are formed on the epitaxial growth layer (13). The thickness of the single crystal sapphire substrate is below 100 mu m.

Abstract translation: III族氮化物半导体的生产率，散热能力和高速运行特性得到改善。 在形成有具有主面A（（11-20）面）的蓝宝石衬底11上的缓冲层12上形成由III族氮化物半导体构成的外延生长层13。 在外延生长层（13）上形成栅电极（16），源极（15）和漏电极（17）。 单晶蓝宝石基板的厚度低于100μm。

公开(公告)号：WO2004068536A3

公开(公告)日：2005-01-20

申请号：PCT/IB2004000221

申请日：2004-01-30

Applicant: UNIV CAPE TOWN ,  HARTING MARGIT ,  BRITTON DAVID THOMAS

Inventor： HARTING MARGIT ,  BRITTON DAVID THOMAS

IPC: H01L21/20 ,  H01L21/208 ,  H01L21/336 ,  H01L29/49 ,  H01L31/0224 ,  H01L31/0392 ,  H01L31/20 ,  H01L29/786 ,  H01L21/28 ,  H05K1/03 ,  H05K3/10

CPC classification number: H01L31/022425 ,  H01L21/02422 ,  H01L21/02488 ,  H01L21/02491 ,  H01L21/02521 ,  H01L21/02532 ,  H01L21/02601 ,  H01L21/02628 ,  H01L29/16 ,  H01L29/66848 ,  H01L29/8126 ,  H01L31/03921 ,  H01L31/046 ,  H01L31/202 ,  Y02E10/50 ,  Y02P70/521 ,  Y10S977/775 ,  Y10S977/778 ,  Y10S977/785

Abstract: A thin film semiconductor in the form of a metal semiconductor field effect transistor, includes a substrate (10) of paper sheet material and a number of thin film active inorganic layers that are deposited in layers on the substrate. The active layers are printed using an offset lithography printing process. A first active layer comprises source (12.1) and drain (12.2) conductors of colloidal silver ink, that are printed directly onto the paper substrate. A second active layer is an intrinsic semiconductor layer (14) of colloidal nanocrystalline silicon ink which is printed onto the first layer. A third active layer comprises a metallic conductor (16) of colloidal silver which is printed onto the second layer to form a gate electrode. This invention extends to other thin film semiconductors such as photovoltaic cells and to a method of manufacturing semiconductors.

Abstract translation: 金属半导体场效应晶体管形式的薄膜半导体包括纸基材（10）和多个在基板上层叠的薄膜活性无机层。 使用胶版印刷印刷方法印刷有源层。 第一有源层包括直接印刷在纸基底上的胶体银墨源的源（12.1）和漏（12.2）导体。 第二有源层是印刷在第一层上的胶体纳米晶硅墨的本征半导体层（14）。 第三有源层包括胶体银的金属导体（16），其被印刷到第二层上以形成栅电极。 本发明延伸到诸如光伏电池的其它薄膜半导体以及制造半导体的方法。

公开(公告)号：WO2004068536A2

公开(公告)日：2004-08-12

申请号：PCT/IB2004/000221

申请日：2004-01-30

Applicant: UNIVERSITY OF CAPE TOWN ,  HARTING, Margit ,  BRITTON, David Thomas

Inventor： HARTING, Margit ,  BRITTON, David Thomas

IPC: H01L

CPC classification number: H01L31/022425 ,  H01L21/02422 ,  H01L21/02488 ,  H01L21/02491 ,  H01L21/02521 ,  H01L21/02532 ,  H01L21/02601 ,  H01L21/02628 ,  H01L29/16 ,  H01L29/66848 ,  H01L29/8126 ,  H01L31/03921 ,  H01L31/046 ,  H01L31/202 ,  Y02E10/50 ,  Y02P70/521 ,  Y10S977/775 ,  Y10S977/778 ,  Y10S977/785

Abstract: A thin film semiconductor in the form of a metal semiconductor field effect transistor, includes a substrate 10 of paper sheet material and a number of thin film active inorganic layers that are deposited in layers on the substrate. The active layers are printed using an offset lithography printing process. A first active layer comprises source 12.1 and drain 12.2 conductors of colloidal silver ink, that are printed directly onto the paper substrate. A second active layer is an intrinsic semiconductor layer 14 of colloidal nanocrystalline silicon ink which is printed onto the first layer. A third active layer comprises a metallic conductor 16 of colloidal silver which is printed onto the second layer to form a gate electrode. This invention extends to other thin film semiconductors such as photovoltaic cells and to a method of manufacturing semiconductors.

Abstract translation: 金属半导体场效应晶体管形式的薄膜半导体包括纸基材10和在基片上层叠的许多薄膜活性无机层。 使用胶版印刷印刷方法印刷活性层。 第一有源层包括直接印刷在纸基底上的胶体银墨的源12.1和漏12.2导体。 第二有源层是印刷在第一层上的胶态纳米晶硅墨的本征半导体层14。 第三有源层包括胶体银的金属导体16，其被印刷到第二层上以形成栅电极。 本发明延伸到诸如光伏电池的其它薄膜半导体以及制造半导体的方法。

公开(公告)号：WO2003077321A2

公开(公告)日：2003-09-18

申请号：PCT/FR2003/000787

申请日：2003-03-12

Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ,  SOITEC ,  TEMPLIER, François ,  BILLON, Thierry ,  DAVAL, Nicolas

Inventor： TEMPLIER, François ,  BILLON, Thierry ,  DAVAL, Nicolas

IPC: H01L29/872

CPC classification number: H01L29/6606 ,  H01L21/0475 ,  H01L21/0495 ,  H01L29/1608 ,  H01L29/78684 ,  H01L29/8126 ,  H01L29/872 ,  Y10S438/931

Abstract: La présente invention concerne un dispositif à jonction de puissance comprenant un substrat de type SiCOI avec une couche de carbure de silicium (16) isolée d'un support massif (12) par une couche enterrée d'isolant (14), et comprenant au moins un contact Schottky entre une première couche métallique (40) et la couche superficielle de carbure de silicium (16), la première couche métallique (30) constituant une anode.

Abstract translation: 本发明涉及一种功率连接装置，包括：具有碳化硅层（16）的SiCOI型衬底，其通过绝缘掩埋层（14）与固体支撑体（12）绝缘，以及至少一个肖特基接触 在第一金属层（40）和碳化硅表面层（16）之间，所述第一金属层（30）形成阳极。

公开(公告)号：WO2012075272A3

公开(公告)日：2012-08-16

申请号：PCT/US2011062871

申请日：2011-12-01

Applicant: UNIV CORNELL ,  LAL AMIT ,  AMPONSAH KWAME

Inventor： LAL AMIT ,  AMPONSAH KWAME

IPC: H01L25/16 ,  B81B7/02

CPC classification number: H01L25/16 ,  B81C1/00246 ,  B81C2203/075 ,  H01L29/42316 ,  H01L29/66893 ,  H01L29/66901 ,  H01L29/735 ,  H01L29/8086 ,  H01L29/8126 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A device including a NEMS/MEMS machine(s) and associated electrical circuitry. The circuitry includes at least one transistor, preferably JFET, that is used to: (i) actuate the NEMS/MEMS machine; and/or (ii) receive feedback from the operation of the NEMS/MEMS machine The transistor (e.g., the JFET) and the NEMS/MEMS machine are monolithically integrated for enhanced signal transduction and signal processing. Monolithic integration is preferred to hybrid integration (e.g., integration using wire bonds, flip chip contact bonds or the like) due to reduce parasitics and mismatches. In one embodiment, the JFET is integrated directly into a MEMS machine, that is in the form of a SOI MEMS cantilever, to form an extra-tight integration between sensing and electronic integration. When a cantilever connected to the JFET is electrostatically actuated; its motion directly affects the current in the JFET through monolithically integrated conduction paths (e.g., traces, vias, etc.) In one embodiment, devices according to the present invention were realized in 2?m thick SOI cross-wire beams, with a MoSi2 contact metallization for stress minimization and ohmic contact. In this embodiment, the pull-in voltage for the MEMS cantilever was 21V and the pinch-off voltage of the JFET was -19V.

Abstract translation: 包括NEMS / MEMS机器和相关联的电路的装置。 该电路包括至少一个晶体管，优选JFET，其用于：（i）致动NEMS / MEMS机器; 和/或（ii）从NEMS / MEMS机器的操作接收反馈晶体管（例如，JFET）和NEMS / MEMS机器是单片集成的，用于增强的信号传导和信号处理。 由于减少寄生和失配，整体集成优于混合集成（例如，使用引线键合，倒装芯片接触键等的集成）。 在一个实施例中，JFET直接集成在MEMS机器中，其是以SOI MEMS悬臂的形式，以形成感测和电子集成之间的非常紧密的集成。 当连接到JFET的悬臂被静电驱动时; 其运动通过单片集成导电路径（例如，迹线，通孔等）直接影响JFET中的电流。在一个实施例中，根据本发明的器件在2μm厚的SOI交叉线束中实现，其中MoSi 2 接触金属化用于应力最小化和欧姆接触。 在本实施例中，MEMS悬臂的拉入电压为21V，JFET的截止电压为-19V。

公开(公告)号：WO2012075272A2

公开(公告)日：2012-06-07

申请号：PCT/US2011/062871

申请日：2011-12-01

Applicant: CORNELL UNIVERSITY ,  LAL, Amit ,  AMPONSAH, Kwame

Inventor： LAL, Amit ,  AMPONSAH, Kwame

IPC: H01L25/16 ,  B81B7/02

CPC classification number: H01L25/16 ,  B81C1/00246 ,  B81C2203/075 ,  H01L29/42316 ,  H01L29/66893 ,  H01L29/66901 ,  H01L29/735 ,  H01L29/8086 ,  H01L29/8126 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A device including a NEMS/MEMS machine(s) and associated electrical circuitry. The circuitry includes at least one transistor, preferably JFET, that is used to: (i) actuate the NEMS/MEMS machine; and/or (ii) receive feedback from the operation of the NEMS/MEMS machine The transistor (e.g., the JFET) and the NEMS/MEMS machine are monolithically integrated for enhanced signal transduction and signal processing. Monolithic integration is preferred to hybrid integration (e.g., integration using wire bonds, flip chip contact bonds or the like) due to reduce parasitics and mismatches. In one embodiment, the JFET is integrated directly into a MEMS machine, that is in the form of a SOI MEMS cantilever, to form an extra-tight integration between sensing and electronic integration. When a cantilever connected to the JFET is electrostatically actuated; its motion directly affects the current in the JFET through monolithically integrated conduction paths (e.g., traces, vias, etc.) In one embodiment, devices according to the present invention were realized in 2?m thick SOI cross-wire beams, with a MoSi2 contact metallization for stress minimization and ohmic contact. In this embodiment, the pull-in voltage for the MEMS cantilever was 21V and the pinch-off voltage of the JFET was -19V.

Abstract translation: 包括NEMS / MEMS机器和相关电路的设备。 该电路包括至少一个晶体管，优选JFET，其用于：（i）致动NEMS / MEMS机器; 和/或（ii）从NEMS / MEMS机器的操作接收反馈。晶体管（例如，JFET）和NEMS / MEMS机器单片集成以增强信号转换和信号处理。 由于减少了寄生和失配，单片集成优于混合集成（例如，使用引线键合，倒装芯片接触键等的集成）。 在一个实施例中，JFET直接集成到MEMS机器中，即以SOI MEMS悬臂的形式，以在感测和电子集成之间形成非常紧密的集成。 当连接到JFET的悬臂被静电致动时; 其运动通过单片集成传导路径（例如，迹线，过孔等）直接影响JFET中的电流。在一个实施例中，根据本发明的器件在2μm厚的SOI交叉线束中实现，其中MoSi2 用于应力最小化和欧姆接触的接触金属化。 在此实施例中，MEMS悬臂的拉入电压为21V，JFET的夹断电压为-19V。

公开(公告)号：WO1990006591A1

公开(公告)日：1990-06-14

申请号：PCT/US1989005454

申请日：1989-12-01

Applicant: ADVANCED TECHNOLOGY MATERIALS, INC.

Inventor： ADVANCED TECHNOLOGY MATERIALS, INC. ,  BEETZ, Charles, P., Jr.

IPC: H01L21/20

CPC classification number: H01L29/1602 ,  C30B25/02 ,  C30B29/04 ,  H01L21/02376 ,  H01L21/0242 ,  H01L21/0243 ,  H01L21/02521 ,  H01L21/02527 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/02658 ,  H01L21/3081 ,  H01L29/16 ,  H01L29/1608 ,  H01L29/24 ,  H01L29/8126

Abstract: A textured substrate is disclosed which is amenable to deposition thereon of epitaxial single crystal films of materials such as diamond, cubic boron nitride, boron phosphide, beta-silicon carbide, and gallium nitride. The textured substrate comprises a base having a generally planar main top surface from which upwardly extends a regular array of posts, the base being formed of single crystal material which is crystallographically compatible with epitaxial single crystal materials to be deposited thereon. The single crystal epitaxial layers are formed on top surfaces of the posts which preferably have a quadrilateral cross-section, e.g., a square cross-section whose sides are from about 0.5 to about 20 micrometers in length, to accommodate the formation of substantially defect-free, single crystal epitaxial layers thereon. The single crystal epitaxial layer may be selectively doped to provide for p-type and p+ doped regions thereof, to accommodate fabrication of semiconductor devices such as field effect transistors.