公开(公告)号：CN103187306A

公开(公告)日：2013-07-03

申请号：CN201210546096.2

申请日：2012-12-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 万政典 ,  林佑儒 ,  李宜静 ,  吴政宪 ,  柯志欣 ,  万幸仁

IPC: H01L21/336 ,  H01L21/3065

CPC classification number: H01L21/3065 ,  H01L21/02057 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02538 ,  H01L21/02658 ,  H01L29/66636 ,  H01L29/78

Abstract: 对第一半导体区的表面实施处理，其中使用包括含氧气体和用于蚀刻半导体材料的蚀刻气体的工艺气体实施该处理。实施外延以在第一半导体区的表面上生长第二半导体区。本发明还公开了用于半导体再生长的方法。

公开(公告)号：CN102969340A

公开(公告)日：2013-03-13

申请号：CN201210093539.7

申请日：2012-03-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林佑儒 ,  吴政宪 ,  柯志欣 ,  万幸仁

IPC: H01L29/10 ,  H01L29/04 ,  H01L29/423 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/66795 ,  H01L21/02532 ,  H01L21/02609 ,  H01L21/30604 ,  H01L21/76224 ,  H01L29/045 ,  H01L29/0649 ,  H01L29/0847 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/7853

Abstract: 本发明提供了FinFET器件。FinFET器件包括：具有第一半导体材料的半导体衬底；具有第一半导体材料的鳍片结构，该鳍片结构位于半导体衬底的上面，其中该鳍片结构具有第一晶面取向的顶面；具有第二半导体材料的类金刚石形状结构，该类金刚石形状结构被设置在鳍片结构的顶面上方，其中类金刚石形状结构具有至少一个第二晶面取向的表面；栅极结构，该栅极结构被设置在类金刚石形状结构的上方，其中所述栅极结构使源极区和漏极区分隔开；以及沟道区，该沟道区被限定在源极区和漏极区之间的类金刚石形状结构中。本发明提供了具有限定在类金刚石形状半导体结构中的沟道的FinFET器件。

公开(公告)号：CN102347352A

公开(公告)日：2012-02-08

申请号：CN201110021186.5

申请日：2011-01-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 万幸仁 ,  柯志欣 ,  吴政宪

IPC: H01L29/06 ,  H01L29/04 ,  H01L29/78 ,  H01L21/336 ,  H01L21/20 ,  H01L21/762

CPC classification number: H01L21/76283 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02433 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/31111 ,  H01L21/32055 ,  H01L21/76224 ,  H01L21/76272 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/0692 ,  H01L29/2003

Abstract: 本发明公开了一种半导体装置及其制造方法，该半导体装置及其制造方法是一种具有外延层的半导体装置及其制造方法。半导体装置包括一基底，其内形成一沟槽且沟槽下方形成一凹口。凹口的侧壁具有(111)晶面取向(crystal orientation)。沟槽深度为大于或等于凹口侧壁的长度的一半。一外延层形成于凹口及沟槽内。沟槽的深度足以使形成于半导体基底与外延层之间界面的差排(dislocation)终止于沟槽侧壁。在本发明的半导体装置中，较大的凹口侧壁的长度具有较大的沟槽隔离区的厚度，以容许有足够的深度使差排终止于隔离区而非外延材料的上表面。

公开(公告)号：CN116206641A

公开(公告)日：2023-06-02

申请号：CN202310056800.4

申请日：2023-01-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 安隼立 ,  吴政宪 ,  李亨元 ,  鲍新宇

IPC: G11C11/16

Abstract: 一种操作记忆体的方法包括：跨记忆体单元施加第一电压脉冲，其中记忆体单元包含选择器，其中第一电压脉冲将选择器切换至导通状态；在施加第一电压脉冲之后，跨记忆体单元施加第二电压脉冲，其中在施加第二电压脉冲之前，选择器具有第一电压临界，其中在施加第二电压脉冲之后，选择器具有小于第一电压临界的第二电压临界；以及在施加第二电压脉冲之后，向记忆体单元施加第三电压脉冲，其中第三电压脉冲将选择器切换为导通状态；其中选择器在第一电压脉冲与第三电压脉冲之间持续保持关闭状态。

公开(公告)号：CN109585526B

公开(公告)日：2022-09-23

申请号：CN201810918231.9

申请日：2018-08-13

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕升 ,  陈自强 ,  吴政宪

IPC: H01L29/06 ,  H01L29/165 ,  H01L29/267 ,  H01L29/04 ,  H01L21/02

Abstract: 半导体衬底包括第一材料层，第一材料层由第一材料制成并且包括多个突起；以及第二材料层，第二材料层由与第一材料不同的第二材料制成、填充多个突起之间的空间并且覆盖多个突起。每个突起均包括尖端和在尖端处会聚的多个小平面，并且相邻突起的相邻小平面彼此接触。本发明的实施例还涉及半导体衬底的制造方法。

公开(公告)号：CN106992124B

公开(公告)日：2022-08-16

申请号：CN201611153146.5

申请日：2016-12-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕升 ,  吴政宪 ,  叶致锴 ,  杨育佳

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/10

Abstract: 半导体装置的形成方法包含提供从基底延伸的鳍，且鳍具有源极/漏极区和沟道区，鳍包含第一层、第二层设置于第一层上方及第三层设置于第二层上方，通过从沟道区移除第二层的至少一部分以形成间隙，第一材料形成于沟道区中，以形成第一界面层部分和第二界面层部分，分别至少部分地环绕第一层和第三层，第二材料沉积于沟道区中，以形成第一高介电常数介电层部分和第二高介电常数介电层部分，分别至少部分地环绕第一界面层部分和第二界面层部分，沿沟道区中的第一高介电常数介电层部分和第二高介电常数介电层部分的相对侧壁形成包含清除材料的金属层。

公开(公告)号：CN114664882A

公开(公告)日：2022-06-24

申请号：CN202210087798.2

申请日：2022-01-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 徐振峰 ,  李乾铭 ,  李东颖 ,  吴政宪 ,  李亨元 ,  鲍新宇

IPC: H01L27/24

Abstract: 一个存储器装置包括衬底、设置在衬底之上的晶体管、设置在晶体管之上且电性连接至晶体管的内连线结构，以及设置在内连线结构的两个相邻的金属化层之间的存储器堆叠。存储器堆叠包括设置在衬底之上且电性连接到位线的底部电极、设置在底部电极之上的存储器层、设置在存储器层之上的选择器层，以及设置在选择器层之上且电性连接到字线的顶部电极。此外，至少一个防潮层提供为与选择器层相邻并实体接触选择器层，且至少一个防潮层包括非晶材料。

公开(公告)号：CN108231894B

公开(公告)日：2020-10-30

申请号：CN201711215095.9

申请日：2017-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕升 ,  黄思维 ,  江宏礼 ,  吴政宪 ,  叶致锴

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/336

Abstract: 半导体器件包括：沟道层，设置在衬底上方；源极/漏极区，设置在衬底上方；栅极介电层，设置在沟道层上并且包裹每个沟道层；以及栅电极，设置在栅极介电层上并且包裹每个沟道层。每个沟道层包括由核心区和一个或多个壳区制成的半导体线。核心区具有近似方形截面，并且一个或多个壳区的第一壳在核心区周围形成近似菱形截面的第一壳区，并且连接至与相邻的半导体线对应的邻近的第一壳区。本发明的实施例还涉及半导体器件的制造方法。

公开(公告)号：CN106876275B

公开(公告)日：2020-06-26

申请号：CN201611047027.1

申请日：2016-11-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕升 ,  吴政宪 ,  叶致锴

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/423

Abstract: 本发明的实施例提供了半导体器件及其制造方法。半导体器件包括设置在衬底上方的第一沟道层、设置在衬底上方的第一源极/漏极区域、设置在每个第一沟道层上的栅极介电层、设置在栅极电介质上的栅电极层。每个第一沟道层均包括由第一半导体材料制成的半导体线。该半导体线穿过第一源极/漏极区域并且进入锚状区域。在锚状区域处，半导体线不具有栅电极层并且不具有栅极电介质，并且夹置在第二半导体材料之间。

公开(公告)号：CN107017205B

公开(公告)日：2020-04-28

申请号：CN201611042625.X

申请日：2016-11-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈奕升 ,  吴政宪 ,  叶致锴

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本发明的实施例提供了半导体器件及其制造方法。半导体器件包括设置在衬底上方的第一沟道层、设置在衬底上方的第一源极/漏极区域、设置在每个第一沟道层上并且包裹每个第一沟道层的栅极介电层以及设置在栅极介电层上并且包裹每个第一沟道层的栅电极层。第一沟道层的每个均包括由第一半导体材料制成的半导体线。半导体线延伸至第一源极/漏极区域。第一源极/漏极中的半导体线由第二半导体材料包裹围绕。