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公开(公告)号：CN105977247A
公开(公告)日：2016-09-28
申请号：CN201510425277.3
申请日：2015-07-17
Applicant: 株式会社东芝
CPC classification number: C23C14/35 , C23C14/3407 , C23C14/50 , H01J37/32715 , H01J37/345 , H01L23/552 , H01L2224/04042 , H01L2224/06135 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48145 , H01L2224/48227 , H01L2224/73265 , H01L2225/06506 , H01L2225/0651 , H01L2225/06537 , H01L2225/06562 , H01L2924/15311 , H01L2924/00014 , H01L2924/00012 , H01L2924/00
Abstract: 本发明提供半导体制造装置及半导体装置的制造方法，半导体制造装置具备：具有沿着第1方向延伸的第1及第2端部和沿着第2方向延伸且比第1及第2端部长的第3及第4端部的承载体。上述装置还具备部件保持部，其具有配置有第1极性的第1磁极部分和第2极性的第2磁极部分的磁体配置面，磁体配置面具备沿着第1方向延伸的第5及第6端部和沿着第2方向延伸且比第5及第6端部长的第7及第8端部。上述装置还具备沿第1方向输送承载体的承载体输送部。第5及第6端部比第1及第2端部短，第7及第8端部比第3及第4端部长，承载体输送部能以使得第3及第4端部通过磁体配置面的与第2方向平行的中心线之下的方式输送承载体。
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公开(公告)号：CN106206505A
公开(公告)日：2016-12-07
申请号：CN201510854664.9
申请日：2015-11-30
Applicant: 株式会社东芝
IPC: H01L23/482 , H01L23/498 , H01L21/60
CPC classification number: H01L25/0657 , H01L21/76898 , H01L23/481 , H01L23/5226 , H01L23/53238 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/13 , H01L24/14 , H01L24/16 , H01L24/81 , H01L25/50 , H01L2224/03614 , H01L2224/03912 , H01L2224/0401 , H01L2224/05073 , H01L2224/05085 , H01L2224/05166 , H01L2224/0557 , H01L2224/05647 , H01L2224/10135 , H01L2224/11462 , H01L2224/1147 , H01L2224/119 , H01L2224/13025 , H01L2224/13082 , H01L2224/13083 , H01L2224/131 , H01L2224/13144 , H01L2224/13155 , H01L2224/14181 , H01L2224/16058 , H01L2224/16146 , H01L2224/81139 , H01L2224/81193 , H01L2224/81815 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06544 , H01L2225/06565 , H01L2225/06593 , H01L2924/01013 , H01L2924/01022 , H01L2924/01028 , H01L2924/01029 , H01L2924/0132 , H01L2924/00014 , H01L2924/014 , H01L2924/00012 , H01L2224/034 , H01L2224/113 , H01L24/27 , H01L24/29 , H01L2224/14 , H01L2224/29 , H01L2224/81
Abstract: 本发明的实施方式提供一种能够谋求厚度方向上的小型化的半导体装置以及半导体装置的制造方法。实施方式的半导体装置具备第1基板、铝垫、第1镍电极、第2基板、第2镍电极以及连接层。第1基板的内部具有配线。铝垫设置在第1基板的表层内，并与配线连接。第1镍电极是一部分埋设在第1基板中并与铝垫连接，并且顶面从第1基板的表面突出。第2基板积层于第1基板。第2镍电极是一部分埋设在第2基板中，并且顶面从第2基板的第1基板侧的表面突出。连接层由含锡的合金形成，将第1镍电极及第2镍电极之间连接。
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Patent Agency Ranking
公开(公告)号：CN100414684C
公开(公告)日：2008-08-27
申请号：CN200610003051.5
申请日：2006-01-26
Applicant: 株式会社东芝
IPC: H01L21/768 , H01L21/311
CPC classification number: H01L21/76802 , H01L21/02063 , H01L21/31116 , H01L21/76814
Abstract: 通过对形成于导电层上的绝缘膜进行干蚀刻，在上述绝缘膜上形成使上述导电层露出的连接孔。通过对露出的上述导电层上提供等离子体，对形成于上述连接孔内的损伤层进行干洗涤。通过湿处理除去由于干洗涤而在上述连接孔内生成的生成物。通过使用包含NF3、HF的任一种气体的干处理，对由于上述湿处理而在上述连接孔内形成的氧化膜进行蚀刻。通过热处理除去由蚀刻而生成的生成物。
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公开(公告)号：CN104064513A
公开(公告)日：2014-09-24
申请号：CN201310365786.2
申请日：2013-08-21
Applicant: 株式会社东芝
IPC: H01L21/768 , H01L21/28 , H01L23/48
CPC classification number: H01L21/76898 , H01L21/2885 , H01L21/76873 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/13 , H01L2224/03912 , H01L2224/0401 , H01L2224/05541 , H01L2224/05647 , H01L2224/1134 , H01L2224/1146 , H01L2224/11462 , H01L2224/1147 , H01L2224/1162 , H01L2224/11849 , H01L2224/11901 , H01L2224/13022 , H01L2224/13025 , H01L2224/13082 , H01L2224/13111 , H01L2224/13155 , H01L2924/01028 , H01L2924/01029 , H01L2924/00012 , H01L2924/00014 , H01L2224/13
Abstract: 本发明提供能够抑制在贯通电极的内部产生孔隙的半导体装置的制造方法以及半导体装置。在实施方式涉及的半导体装置的制造方法中，形成贯通在背面设置有导电性膜的基板的正面背面并到达导电性膜的贯通孔。在贯通孔的内壁面、导电性膜的从贯通孔露出的面及基板的正面形成含铜的籽膜。通过电镀法使含铜的第1金属层从贯通孔的一个端面朝向另一个端面自下而上生长，填埋贯通孔直到从另一个端面起残留小于等于贯通孔半径的深度为止。通过电镀法从直到中途部为止被填埋了的贯通孔的内周面开始使含镍的第2金属层共形生长而从另一个端面突出。在第2金属层的顶面形成第3金属层，并以第3金属层为掩模对籽膜进行蚀刻，使第3金属层热熔融而成形。
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公开(公告)号：CN104064513B
公开(公告)日：2017-05-03
申请号：CN201310365786.2
申请日：2013-08-21
Applicant: 株式会社东芝
IPC: H01L21/768 , H01L21/28 , H01L23/48
CPC classification number: H01L21/76898 , H01L21/2885 , H01L21/76873 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/13 , H01L2224/03912 , H01L2224/0401 , H01L2224/05541 , H01L2224/05647 , H01L2224/1134 , H01L2224/1146 , H01L2224/11462 , H01L2224/1147 , H01L2224/1162 , H01L2224/11849 , H01L2224/11901 , H01L2224/13022 , H01L2224/13025 , H01L2224/13082 , H01L2224/13111 , H01L2224/13155 , H01L2924/01028 , H01L2924/01029 , H01L2924/00012 , H01L2924/00014
Abstract: 本发明提供能够抑制在贯通电极的内部产生孔隙的半导体装置的制造方法以及半导体装置。在实施方式涉及的半导体装置的制造方法中，形成贯通在背面设置有导电性膜的基板的正面背面并到达导电性膜的贯通孔。在贯通孔的内壁面、导电性膜的从贯通孔露出的面及基板的正面形成含铜的籽膜。通过电镀法使含铜的第1金属层从贯通孔的一个端面朝向另一个端面自下而上生长，填埋贯通孔直到从另一个端面起残留小于等于贯通孔半径的深度为止。通过电镀法从直到中途部为止被填埋了的贯通孔的内周面开始使含镍的第2金属层共形生长而从另一个端面突出。在第2金属层的顶面形成第3金属层，并以第3金属层为掩模对籽膜进行蚀刻，使第3金属层热熔融而成形。
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公开(公告)号：CN105990205A
公开(公告)日：2016-10-05
申请号：CN201510096614.9
申请日：2015-03-04
Applicant: 株式会社东芝
CPC classification number: G01B11/26 , G01B11/272 , G08B21/086 , H01L21/681 , H01L22/20 , H01L23/544 , H01L24/13 , H01L24/16 , H01L24/75 , H01L24/81 , H01L25/0657 , H01L25/50 , H01L2223/54426 , H01L2224/16145 , H01L2224/75702 , H01L2224/75753 , H01L2224/75804 , H01L2224/75901 , H01L2224/8113 , H01L2224/81132 , H01L2224/8116 , H01L2224/81191 , H01L2224/81193 , H01L2224/81201 , H01L2224/81205 , H01L2224/81908 , H01L2225/06513 , H01L2225/06593 , H01L2924/00014 , H01L21/68
Abstract: 本发明涉及半导体装置的制造方法及半导体制造装置。本发明的实施方式通过减少积层芯片间的位置偏移量而改善积层芯片的良率，从而削减成本。实施方式的半导体装置的制造方法包括：获取第1半导体芯片的位置的步骤；及将第2半导体芯片安装在所述第1半导体芯片上的步骤。该半导体装置的制造方法还包括：获取所述第2半导体芯片的位置的步骤；计算第1偏移量的步骤，所述第1偏移量是所述第1半导体芯片的位置与所述第2半导体芯片的位置的偏移量；及进行所述第1偏移量是否为第1范围内的第1判定的步骤。
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公开(公告)号：CN1819140A
公开(公告)日：2006-08-16
申请号：CN200610003051.5
申请日：2006-01-26
Applicant: 株式会社东芝
IPC: H01L21/768 , H01L21/311
CPC classification number: H01L21/76802 , H01L21/02063 , H01L21/31116 , H01L21/76814
Abstract: 通过对形成于导电层上的绝缘膜进行干蚀刻，在上述绝缘膜上形成使上述导电层露出的连接孔。通过对露出的上述导电层上提供等离子体，对形成于上述连接孔内的损伤层进行干洗涤。通过湿处理除去由于干洗涤而在上述连接孔内生成的生成物。通过使用包含NF3、HF的任一种气体的干处理，对由于上述湿处理而在上述连接孔内形成的氧化膜进行蚀刻。通过热处理除去由蚀刻而生成的生成物。
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