公开(公告)号：JP2018101683A

公开(公告)日：2018-06-28

申请号：JP2016246521

申请日：2016-12-20

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 藤井 宏基 ,  森 隆弘

IPC: H01L29/78 ,  H01L21/8238 ,  H01L27/092 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/8248 ,  H01L27/06 ,  H01L21/331 ,  H01L29/732 ,  H01L21/336

CPC classification number: H01L29/7816 ,  H01L21/31053 ,  H01L21/76224 ,  H01L21/823814 ,  H01L27/0623 ,  H01L27/092 ,  H01L29/0607 ,  H01L29/063 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0847 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/42368 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7835

Abstract: 【課題】ゲート絶縁膜へのホットキャリアの注入をさらに抑制することが可能な半導体装置およびその製造方法を提供する。 【解決手段】p + ソース領域SCとp + ドレイン領域DCとの間の分離溝TNC内を埋め込む分離絶縁膜SISの上面に凹部HLが形成されている。p - ドリフト領域DFTは、分離溝TNCの下側に位置し、かつp + ドレイン領域DCに接続されている。ゲート電極GEは、凹部HL内を埋め込んでいる。p - ドリフト領域DFTの下側であって凹部HLの真下には、n型不純物領域NHが位置している。 【選択図】図4

公开(公告)号：JP2018064026A

公开(公告)日：2018-04-19

申请号：JP2016201348

申请日：2016-10-12

Applicant: 富士電機株式会社

Inventor： 張 艶争

IPC: H01L21/768 ,  H01L23/532 ,  H01L23/522 ,  H01L21/28 ,  H01L29/78 ,  H01L21/76 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/06 ,  H01L29/739 ,  H01L21/60 ,  H01L21/3205

CPC classification number: H01L29/45 ,  H01L21/283 ,  H01L21/823814 ,  H01L21/82385 ,  H01L23/53204 ,  H01L27/0922 ,  H01L29/401 ,  H01L29/417 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/66666 ,  H01L29/7395 ,  H01L29/7397 ,  H01L29/7827 ,  H01L2224/05 ,  H01L2224/48463

Abstract: 【課題】Ti膜がBPSG等から成る層間絶縁膜上に設けられる場合、層間絶縁膜が含有する酸素をTi膜が吸い出すことによりTi膜がTiO 2 膜に変化し得る。これにより、TiO 2 膜と層間絶縁膜との密着性が低下する。それゆえ、ソース電極またはエミッタ電極が層間絶縁膜から剥離して、半導体装置の信頼性が低下する問題がある。 【解決手段】半導体基板と、半導体基板上に設けられ、半導体基板を露出させる開口を有し、酸素を含む絶縁膜と、開口の底部に少なくとも設けられ、1種類以上の膜が積層された第1のバリアメタル部と、絶縁膜の上方に設けられた上部電極とを備え、絶縁膜の上面と上部電極との間にはバリアメタルが設けられていない、または、絶縁膜の上面と上部電極との間に第1のバリアメタル部と異なる構成の第2のバリアメタル部をさらに備える半導体装置を提供する。 【選択図】図1

公开(公告)号：JP6277785B2

公开(公告)日：2018-02-14

申请号：JP2014044726

申请日：2014-03-07

Applicant: 富士電機株式会社

Inventor： 上西 顕寛

IPC: H01L27/06 ,  H01L21/336 ,  H01L29/78 ,  H01L29/06 ,  H01L21/8222 ,  H01L27/088 ,  H01L21/8234

CPC classification number: H01L27/0635 ,  H01L21/761 ,  H01L21/823814 ,  H01L21/823892 ,  H01L27/0623 ,  H01L27/092 ,  H01L28/20 ,  H01L29/063 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/405 ,  H01L29/42368 ,  H01L29/735 ,  H01L29/7823

公开(公告)号：JP6275559B2

公开(公告)日：2018-02-07

申请号：JP2014122894

申请日：2014-06-13

Applicant: ルネサスエレクトロニクス株式会社

Inventor： 尾田 秀一

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/8234 ,  H01L27/088 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/786

CPC classification number: H01L29/6656 ,  H01L21/26513 ,  H01L21/2652 ,  H01L21/8221 ,  H01L21/823412 ,  H01L21/823418 ,  H01L21/823468 ,  H01L21/823814 ,  H01L21/823864 ,  H01L21/84 ,  H01L27/0922 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0847 ,  H01L29/1045 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/66537 ,  H01L29/66575 ,  H01L29/6659 ,  H01L29/66598 ,  H01L29/66772 ,  H01L29/78621 ,  H01L29/78654

公开(公告)号：JP2017168681A

公开(公告)日：2017-09-21

申请号：JP2016053125

申请日：2016-03-16

Applicant: 富士電機株式会社

Inventor： 岩谷 将伸 ,  内海 誠

IPC: H01L21/28 ,  H01L21/768 ,  H01L23/522 ,  H01L29/12 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7827 ,  H01L21/02529 ,  H01L21/0334 ,  H01L21/28518 ,  H01L21/823814 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/4966 ,  H01L29/66068 ,  H01L29/665 ,  H01L29/66666 ,  H01L29/78 ,  H01L2924/13091

Abstract: 【課題】コンタクト抵抗を増大させず、セルピッチ縮小のネックとなることなく、ニッケルシリサイドを形成する際、ニッケルが層間絶縁膜に浸み込むことを防止する。 【解決手段】ゲート絶縁膜6およびゲート電極7上に層間絶縁膜8を形成し、層間絶縁膜8を開口して、コンタクトホールを形成する。次に、層間絶縁膜8と、コンタクトホールにより露出した領域4、5と、を窒化チタン膜10で覆い、エッチバックにより窒化チタン膜10をゲート絶縁膜6と層間絶縁膜8のコンタクトホールに露出した端部のみに残す。次に、層間絶縁膜8と、コンタクトホールにより露出した領域4、5と、をニッケル膜で覆い、層間絶縁膜8と直接接しているニッケル膜を除去した後、ニッケル膜を加熱し、ニッケルシリサイド層9を形成する。 【選択図】図1

公开(公告)号：JP2017117905A

公开(公告)日：2017-06-29

申请号：JP2015250866

申请日：2015-12-24

Applicant: ルネサスエレクトロニクス株式会社 ,  Renesas Electronics Corp

Inventor： OTA YUICHI ,  KITA KENTARO ,  OURA TAKEHIRO ,  YOSHIDA KOHEI

IPC: H01L21/60 ,  H01L21/304 ,  H01L21/3205 ,  H01L21/683 ,  H01L21/768 ,  H01L23/522

CPC classification number: H01L24/94 ,  H01L21/304 ,  H01L21/6836 ,  H01L21/78 ,  H01L21/823814 ,  H01L21/823871 ,  H01L21/823892 ,  H01L23/544 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/92 ,  H01L2221/68327 ,  H01L2221/68386 ,  H01L2223/5446 ,  H01L2224/0218 ,  H01L2224/0219 ,  H01L2224/02206 ,  H01L2224/02215 ,  H01L2224/0345 ,  H01L2224/03452 ,  H01L2224/03462 ,  H01L2224/0348 ,  H01L2224/03828 ,  H01L2224/0391 ,  H01L2224/03914 ,  H01L2224/0401 ,  H01L2224/05018 ,  H01L2224/05019 ,  H01L2224/05022 ,  H01L2224/05082 ,  H01L2224/05084 ,  H01L2224/05147 ,  H01L2224/05155 ,  H01L2224/05187 ,  H01L2224/05562 ,  H01L2224/05644 ,  H01L2224/1132 ,  H01L2224/11334 ,  H01L2224/1146 ,  H01L2224/11464 ,  H01L2224/1181 ,  H01L2224/11849 ,  H01L2224/119 ,  H01L2224/13026 ,  H01L2224/131 ,  H01L2224/13294 ,  H01L2224/133 ,  H01L2224/92 ,  H01L2224/94 ,  H01L2924/04941 ,  H01L2924/07025 ,  H01L2224/11 ,  H01L2924/00014 ,  H01L2924/014 ,  H01L2221/68304

Abstract: 【課題】半導体装置の製造歩留りを向上する。【解決手段】複数のボンディングパッドBPを覆う絶縁膜PSNと、絶縁膜PSN上に形成された第1保護膜RF1と、第1保護膜RF1上に形成された第2保護膜RF2と、を備える。製品チップSC1では、絶縁膜PSNに形成された第1開口部C1および第1保護膜RF1に形成された第2開口部C2を介して、複数の電極層MLが複数のボンディングパッドBPとそれぞれ電気的に接続し、第2保護膜RF2に形成された第3開口部C3を介して、複数のバンプ電極BEが複数の電極層MLとそれぞれ電気的に接続する。擬似チップSC2では、第1保護膜RF1に形成された第2開口部C2と、第2保護膜RF2に形成された第3開口部C3と、を有し、第3開口部C3が重なる第2開口部C2の底面に絶縁膜PSNが露出する。そして、複数のバンプ電極BEを覆うように主面上に保護テープが貼り付けられる。【選択図】図3

公开(公告)号：JP2017112219A

公开(公告)日：2017-06-22

申请号：JP2015245482

申请日：2015-12-16

Applicant: セイコーエプソン株式会社

Inventor： 新田 博明 ,  桑澤 和伸

IPC: H01L21/8238 ,  H01L27/092 ,  H01L27/08 ,  H01L27/06 ,  H01L21/8249 ,  H01L21/8234 ,  H01L21/761

CPC classification number: H01L29/36 ,  H01L21/283 ,  H01L21/823814 ,  H01L21/823892 ,  H01L27/0629 ,  H01L27/0922 ,  H01L29/0649 ,  H01L29/0821 ,  H01L29/42304 ,  H01L29/66106 ,  H01L29/6625 ,  H01L29/7322 ,  H01L29/7816 ,  H01L29/866 ,  H01L29/0646 ,  H01L29/0692

Abstract: 【課題】複数の異なる種類の回路素子を混載した半導体装置の高集積化を提供する。 【解決手段】P型半導体基板10に配置されたN型の第1の埋め込み拡散層上のN型第1半導体層45と、第2の埋め込み拡散層上のN型の第2半導体層46と、第1の埋め込み拡散層上でN型第1半導体層45を平面視で囲むN型第1不純物拡散領域65aと、第2半導体層46に配置されたP型第2不純物拡散領域56aと、第2半導体層46に配置されたN型第3不純物拡散領域56bと、第1半導体層45に配置されたN型第4の不純物拡散領域95aと、第2の半導体層46上に絶縁膜を介しゲート電極116と、第2不純物拡散領域56aに配置されたN型第5不純物拡散領域86と、第4不純物拡散領域95a上にP型第6不純物拡散領域75a,85aとを備える。 【選択図】図2

公开(公告)号：JP6120586B2

公开(公告)日：2017-04-26

申请号：JP2013012276

申请日：2013-01-25

Applicant: ローム株式会社

Inventor： 研介 澤瀬 ,  研介 澤瀬 ,  元寛 豊永 ,  元寛 豊永

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8249 ,  H01L27/06 ,  H01L27/088

CPC classification number: H01L29/7816 ,  H01L21/823814 ,  H01L21/823892 ,  H01L21/8249 ,  H01L27/0623 ,  H01L27/0635 ,  H01L27/0922 ,  H01L28/10 ,  H01L28/40 ,  H01L29/0865 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/665 ,  H01L29/7825 ,  H01L29/7833

公开(公告)号：JP2016537816A

公开(公告)日：2016-12-01

申请号：JP2016531998

申请日：2014-11-19

Applicant: コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ ,  コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ

Inventor： ニコラ ポスム ,  ニコラ ポスム

IPC: H01L21/3065

CPC classification number: H01L21/31144 ,  H01L21/26513 ,  H01L21/266 ,  H01L21/31138 ,  H01L21/823814 ,  H01L21/823828

Abstract: 本方法は、(a)炭素材料のマスク(8)に覆われた第1の部分(1)とドープされた第2の部分(2)とを備え、マスク(8)は表面にイオン種が注入された表面層(9)及び注入イオン種を含まない下層(11)とを含むようなシリコン基板を準備する工程と、(b)表面層(9)及び第2の部分(2)をSiCl4及びCl2プラズマに曝露させて、シリコン塩化物SiClX層(12)を第2の部分(2)に堆積させると共に、表面層(9)をエッチングする工程と、(c)下層(11)をエッチングして、第1の部分(1)を露出させる工程と、(d)シリコン塩化物SiClX層(12)をエッチングして、第2の部分(2)を露出させる工程とを含む。【選択図】図2

Abstract translation: 该方法是第二和部分（2），掩模（8）是掺杂有（a）将所述掩模覆盖的第一部分的表面上的离子种类（8）的碳材料（1）的 注入表面层（9），并且不包括注入的离子种类下层和（11）提供，其包括，一（二）的表面层（9）和所述第二部分（2）的SiCl 4的硅衬底 和Cl 2被暴露于等离子体中，具有沉积氯化硅SiClX层（12）到所述第二部分（2），表面层（9）的步骤进行蚀刻，（C）的下层（11）被蚀刻沿 碲，包括露出的第一部分（1），并暴露（d）中的步骤是氯化硅SiClX层（12）通过蚀刻，所述第二部分（2）。 .The

公开(公告)号：JP2016072352A

公开(公告)日：2016-05-09

申请号：JP2014198373

申请日：2014-09-29

Applicant: 株式会社東芝

Inventor： 若月 啓 ,  北村 政幸 ,  坂田 敦子 ,  須黒 恭一

IPC: H01L21/288 ,  H01L21/8247 ,  H01L27/115 ,  H01L27/10 ,  H01L21/768 ,  H01L23/522 ,  H01L29/417 ,  H01L21/28

CPC classification number: H01L21/823814 ,  H01L21/28518 ,  H01L21/28568 ,  H01L21/288 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/823871 ,  H01L29/456 ,  H01L21/28556 ,  H01L29/167

Abstract: 【課題】p型不純物領域とn型不純物領域の上部に、それぞれ異なる材料を用いた金属シリサイドを容易に形成可能とする半導体装置の製造方法を提供する。 【解決手段】実施形態に係る半導体装置の製造方法は、第1導電型不純物領域と、第2導電型不純物領域を備える基板上に、第1導電型不純物を含有する金属を成膜する工程と、熱処理を施すことにより、前記第1導電型不純物領域上に選択的に前記金属を含む金属シリサイドを形成する工程とを有する。 【選択図】図1

Abstract translation: 要解决的问题：提供一种使用在p型杂质区域和n型杂质区域的上部彼此不同的材料容易地形成金属硅化物的半导体器件制造方法。解决方案：半导体器件制造方法 根据一个实施方案，包括：在包含第一导电类型杂质区和第二导电类型杂质区的衬底上沉积含有第一导电类型杂质的金属的工艺; 以及进行热处理以选择性地在第一导电型杂质区上形成含有金属的金属硅化物的方法。图1