利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

172 条记录 (耗时 0.028 秒)

    Non-volatile memory cell and fabrication method
    34.
    再颁专利
    Non-volatile memory cell and fabrication method 有权
    非易失性存储单元及其制造方法

    公开(公告)号：USRE40532E1

    公开(公告)日：2008-10-07

    申请号：US11034444

    申请日：2005-01-11

    申请人： Josef Willer ,  Franz Hofmann ,  Armin Kohlhase ,  Christoph Ludwig

    发明人： Josef Willer ,  Franz Hofmann ,  Armin Kohlhase ,  Christoph Ludwig

    IPC分类号： H01L21/336 ,  H01L29/94

    CPC分类号： H01L27/11568 ,  H01L27/115

    摘要： Memory cell transistors with back-channel isolation are produced without using an SOI substrate. With the word line stack acting as a mask, the semiconductor material is etched on both sides of the world line, first anisotropically and then isotropically to widen the etch hole and form an undercut beneath the gate electrode and at a distance from the ONO storage layer forming the gate dielectric. The undercut is filled, whereby a buried oxide layer of at least 20 nm maximum thickness is formed underneath the channel region. The latter is p-doped at a density of at least 1017 cm−3.

    摘要翻译： 在不使用SOI衬底的情况下制造具有背沟道隔离的存储单元晶体管。 利用字线叠层作为掩模，半导体材料在世界线的两侧蚀刻，首先各向异性地，然后各向同性地加宽蚀刻孔，并在栅电极下方并在与ONO存储层一定距离处形成底切 形成栅极电介质。 填充底切，由此在通道区域的下方形成最大厚度为至少20nm的掩埋氧化物层。 后者以至少10 17 cm -3的密度进行p掺杂。

    Memory array having an interconnect and method of manufacture
    36.
    发明申请
    Memory array having an interconnect and method of manufacture 审中-公开
    具有互连和制造方法的存储器阵列

    公开(公告)号：US20080074927A1

    公开(公告)日：2008-03-27

    申请号：US11525547

    申请日：2006-09-22

    申请人： Franz Hofmann ,  Michael Specht ,  Nicolas Nagel ,  Josef Willer

    发明人： Franz Hofmann ,  Michael Specht ,  Nicolas Nagel ,  Josef Willer

    IPC分类号： G11C16/04

    CPC分类号： G11C16/0483 ,  G11C16/0491 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568

    摘要： A memory array includes first, second, third and forth memory cell strings. Each of the first, second, third, and fourth memory cell strings includes a number of serially-coupled memory cells, including a first memory cell and a last memory cell. A first interconnect is coupled to a first bit line and to each of the first, second, third and fourth memory cell strings. The first interconnect includes first, second, third and fourth string input select gates. Each input select gate has a first terminal coupled to the first bit line, and a second terminal coupled to one of the respective first, second, third or fourth memory cell strings.

    摘要翻译： 存储器阵列包括第一，第二，第三和第四存储器单元串。 第一，第二，第三和第四存储器单元串中的每一个包括多个串行耦合的存储器单元，包括第一存储单元和最后存储单元。 第一互连耦合到第一位线和第一，第二，第三和第四存储器单元串中的每一个。 第一互连包括第一，第二，第三和第四串输入选择门。 每个输入选择栅极具有耦合到第一位线的第一端子和耦合到相应的第一，第二，第三或第四存储器单元串之一的第二端子。

    Memory cell arrangements and methods of manufacturing memory cell arrangements
    37.
    发明申请
    Memory cell arrangements and methods of manufacturing memory cell arrangements 有权
    存储单元布置和制造存储单元布置的方法

    公开(公告)号：US20080073694A1

    公开(公告)日：2008-03-27

    申请号：US11526149

    申请日：2006-09-22

    申请人： Josef Willer ,  Thomas Mikolajick ,  Nicolas Nagel ,  Michael Specht

    发明人： Josef Willer ,  Thomas Mikolajick ,  Nicolas Nagel ,  Michael Specht

    IPC分类号： H01L29/788

    CPC分类号： H01L27/105 ,  H01L27/11526 ,  H01L27/11529

    摘要： A memory cell arrangement includes a first memory cell string having a plurality of serially source-to-drain-coupled transistors, at least some of them being memory cells, a second memory cell string having a plurality of serially source-to-drain-coupled transistors, at least some of them being memory cells. A dielectric material is between and above the first memory cell string and the second memory cell string. A source/drain line groove is defined in the dielectric material. The source/drain line groove extends from a source/drain region of one transistor of the first memory cell string to a source/drain region of the second memory cell string. Electrically conductive filling material is disposed in the source/drain line groove. Dielectric filling material is disposed in the source/drain line groove between the source/drain regions.

    摘要翻译： 存储单元布置包括具有多个串联的源极至漏极耦合的晶体管的第一存储单元串，其中至少一些是存储单元;第二存储单元串，具有多个串联的源至漏耦合的晶体管 晶体管，其中至少有一些是存储单元。 电介质材料在第一存储单元串和第二存储单元串之间和之上。 源极/漏极线沟槽限定在电介质材料中。 源极/漏极线槽从第一存储单元串的一个晶体管的源极/漏极区域延伸到第二存储单元串的源极/漏极区域。 导电填充材料设置在源极/漏极线槽中。 电介质填充材料设置在源极/漏极区域之间的源极/漏极线沟槽中。

    SONOS memory cells and arrays and method of forming the same
    38.
    发明授权
    SONOS memory cells and arrays and method of forming the same 有权
    SONOS存储单元及阵列及其形成方法

    公开(公告)号：US07323388B2

    公开(公告)日：2008-01-29

    申请号：US11072695

    申请日：2005-03-04

    申请人： Joachim Deppe ,  Christoph Ludwig ,  Christoph Kleint ,  Josef Willer

    发明人： Joachim Deppe ,  Christoph Ludwig ,  Christoph Kleint ,  Josef Willer

    IPC分类号： H01L29/417

    CPC分类号： H01L27/11568 ,  H01L21/28282 ,  H01L27/115 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/7926

    摘要： A trench (2) is fabricated in a silicon body (1). The walls (4) of the trench are provided with a nitrogen implantation (6). An oxide layer between the source/drain regions (5) and a word line applied on the top side grows to a greater thickness than a lower oxide layer of an ONO storage layer fabricated as gate dielectric at the trench wall. Instead of the nitrogen implantation into the trench walls, it is possible to fabricate a metal silicide layer on the top sides of the source/drain regions in order to accelerate the oxide growth there.

    摘要翻译： 在硅体（1）中制造沟槽（2）。 沟槽的壁（4）设置有氮注入（6）。 源极/漏极区域（5）和施加在顶侧的字线之间的氧化物层比在沟槽壁上制作为栅极电介质的ONO存储层的低氧化物层增长更大的厚度。 代替氮注入到沟槽壁中，可以在源极/漏极区的顶侧上制造金属硅化物层，以加速其中的氧化物生长。

    Method for producing conductor arrays on semiconductor devices
    40.
    发明申请
    Method for producing conductor arrays on semiconductor devices 审中-公开
    在半导体器件上制造导体阵列的方法

    公开(公告)号：US20070178684A1

    公开(公告)日：2007-08-02

    申请号：US11344961

    申请日：2006-01-31

    申请人： Torsten Mueller ,  Josef Willer ,  Stephanie Iacono

    发明人： Torsten Mueller ,  Josef Willer ,  Stephanie Iacono

    IPC分类号： H01L21/44

    CPC分类号： H01L27/0203 ,  H01L27/101 ,  H01L27/1021 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/222

    摘要： A periodic pattern of conductor tracks with broader interspaces is produced by the application of a totally periodic pattern and subsequent removal of individual conductor tracks. An alternative method comprises the formation of a completely periodic hardmask, from which individual parts are removed. The modified hardmask is then used to etch a periodic pattern of conductor tracks with intermediate broader spaces.

    摘要翻译： 具有较宽空间的导体轨迹的周期性图案通过施加全周期图案并随后移除各个导体轨迹来产生。 一种替代方法包括形成完全周期性的硬掩模，从其中去除各个部件。 然后使用改进的硬掩模来蚀刻具有中间较宽空间的导体轨迹的周期性图案。