公开(公告)号：US07213131B2

公开(公告)日：2007-05-01

申请号：US10757524

申请日：2004-01-15

申请人： Craig Hansen ,  John Moussouris

发明人： Craig Hansen ,  John Moussouris

IPC分类号： G06F7/00

CPC分类号： G06F9/30014 ,  G06F9/30018 ,  G06F9/30025 ,  G06F9/30029 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30054 ,  G06F9/30087 ,  G06F9/30101 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3012 ,  G06F9/30123 ,  G06F9/30145 ,  G06F9/3016 ,  G06F9/30167 ,  G06F9/3816 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3851 ,  G06F9/3861 ,  G06F9/3873 ,  G06F9/3885 ,  G06F15/7832

摘要： A programmable processor and method for improving the performance of processors by incorporating an execution unit operable to decode and execute single instructions specifying a data selection operand and a first and a second register providing a plurality of data elements, the data selection operand comprising a plurality of fields each selecting one of the plurality of data elements, the execution unit operable to provide the data element selected by each field of the data selection operand to a predetermined position in a catenated result.

摘要翻译： 一种可编程处理器和方法，用于通过结合执行单元来提高处理器的性能，所述执行单元可操作以解码和执行指定数据选择操作数的单个指令，以及提供多个数据元素的第一和第二寄存器，所述数据选择操作数包括多个 每个字段选择多个数据元素中的一个，所述执行单元可操作以将由数据选择操作数的每个字段选择的数据元素提供到预期结果的预定位置。

公开(公告)号：USRE39500E1

公开(公告)日：2007-02-27

申请号：US10901482

申请日：2004-07-29

申请人： Craig C. Hansen

发明人： Craig C. Hansen

IPC分类号： G06F12/02

CPC分类号： G06F12/0284 ,  G06F12/1045 ,  G06F12/1491

摘要： A virtual memory system including a local-to-global virtual address translator for translating local virtual addresses having associated task specific address spaces into global virtual addresses corresponding to an address space associated with multiple tasks, and a global virtual-to-physical address translator for translating global virtual addresses to physical addresses. Protection information is provided by each of the local virtual-to-global virtual address translator, the global virtual-to-physical address translator, the cache tag storage, or a protection information buffer depending on whether a cache hit or miss occurs during a given data or instruction access. The cache is configurable such that it can be configured into a buffer portion or a cache portion for faster cache accesses.

摘要翻译： 一种包括本地到全局虚拟地址转换器的虚拟存储器系统，用于将具有相关联的任务特定地址空间的本地虚拟地址转换成对应于与多个任务相关联的地址空间的全局虚拟地址，以及全局虚拟到物理地址转换器， 将全局虚拟地址转换为物理地址。 保护信息由本地虚拟到全局虚拟地址转换器，全球虚拟到物理地址转换器，高速缓存标签存储器或保护信息缓冲器中的每一个提供，取决于在给定的时间段期间是否发生高速缓存命中或未命中 数据或指令访问。 高速缓存是可配置的，使得其可以被配置为缓存部分或高速缓存部分以用于更快的高速缓存访​​问。

公开(公告)号：US20040210746A1

公开(公告)日：2004-10-21

申请号：US10757516

申请日：2004-01-15

申请人： MICROUNITY SYSTEMS ENGINEERING, INC.

发明人： Craig Hansen ,  John Moussouris

IPC分类号： G06F009/00

CPC分类号： G06F9/30014 ,  G06F9/30018 ,  G06F9/30025 ,  G06F9/30029 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30054 ,  G06F9/30087 ,  G06F9/30101 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3012 ,  G06F9/30123 ,  G06F9/30145 ,  G06F9/3016 ,  G06F9/30167 ,  G06F9/3816 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3851 ,  G06F9/3861 ,  G06F9/3873 ,  G06F9/3885 ,  G06F15/7832

摘要： A programmable processor and method for improving the performance of processors by incorporating an execution unit operable to decode and execute single instructions specifying both a mask and a register containing data, the mask comprising fields that each correspond to a field of the data contained in the register, the execution unit is operable to detect some of the fields of the mask as having a predetermined value and identifying corresponding fields of the data contained in the register as write-enabled data fields; and cause the write-enabled data fields to be written to a specified memory location.

摘要翻译： 一种可编程处理器和方法，用于通过结合执行单元来操作以解码和执行指定掩模和包含数据的寄存器的单个指令来提高处理器的性能，该掩码包括各自对应于寄存器中包含的数据的字段的字段 所述执行单元可操作以将所述掩模的一些场检测为具有预定值，并将包含在所述寄存器中的数据的相应字段识别为可写入数据字段; 并使写入使能的数据字段被写入指定的存储器位置。

公开(公告)号：US20040103266A1

公开(公告)日：2004-05-27

申请号：US10705946

申请日：2003-11-13

申请人： MICROUNITY SYSTEMS ENGINEERING, INC.

发明人： Craig Hansen ,  John Moussouris

IPC分类号： G06F009/44

CPC分类号： G06F9/30014 ,  G06F9/30018 ,  G06F9/30025 ,  G06F9/30029 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30054 ,  G06F9/30087 ,  G06F9/30101 ,  G06F9/30109 ,  G06F9/30112 ,  G06F9/3012 ,  G06F9/30123 ,  G06F9/30145 ,  G06F9/3016 ,  G06F9/30167 ,  G06F9/3816 ,  G06F9/3824 ,  G06F9/383 ,  G06F9/3851 ,  G06F9/3861 ,  G06F9/3873 ,  G06F9/3885 ,  G06F15/7832

摘要： A programmable processor and method for improving the performance of processors by incorporating an execution unit operable to decode and execute single instructions specifying both a shift amount and a register containing a plurality of data elements, wherein the execution unit is operable to shift a subfield of each of the plurality of data elements by the shift amount to produce a second plurality of data elements; and provide the second plurality of data elements as a catenated result.

摘要翻译： 一种可编程处理器和方法，用于通过结合执行单元来提高处理器的性能，所述执行单元可操作以解码和执行指定移位量的单个指令和包含多个数据元素的寄存器，其中所述执行单元可操作以移位每个 多个数据元素的移位量产生第二多个数据元素; 并且提供第二多个数据元素作为连接结果。

公开(公告)号：US6006318A

公开(公告)日：1999-12-21

申请号：US169963

申请日：1998-10-13

申请人： Craig C. Hansen ,  John Moussouris

发明人： Craig C. Hansen ,  John Moussouris

IPC分类号： G06F9/30 ,  G06F9/308 ,  G06F9/315 ,  G06F9/38 ,  G06F12/08 ,  G06F12/10 ,  G06F15/78 ,  H04N21/426 ,  H04N21/43 ,  H04N21/433 ,  H04N21/4363 ,  H04N21/462 ,  G06F9/00

CPC分类号： G06F9/30018 ,  G06F12/0875 ,  G06F12/1027 ,  G06F15/7832 ,  G06F15/7842 ,  G06F9/30 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/3802 ,  G06F9/3867 ,  G06F9/3869 ,  H04N21/426 ,  H04N21/4331 ,  H04N21/4363 ,  H04N21/4622 ,  G06F2212/2515 ,  H04N21/4305

摘要： A general purpose, programmable media processor for processing and transmitting a media data stream of audio, video, radio, graphics, encryption, authentication, and networking information in real-time. The media processor incorporates an execution unit that maintains substantially peak data throughout of media data streams. The execution unit includes a dynamically partionable multi-precision arithmetic unit, programmable switch and programmable extended mathematical element. A high bandwidth external interface supplies media data streams at substantially peak rates to a general purpose register file and the multi-precision execution unit. A memory management unit, and instruction and data cache/buffers are also provided. High bandwidth memory controllers are linked in series to provide a memory channel to the general purpose, programmable media processor. The general purpose, programmable media processor is disposed in a network fabric consisting of fiber optic cable, coaxial cable and twisted pair wires to transmit, process and receive single or unified media data streams. Parallel general purpose media processors are disposed throughout the network in a distributed virtual manner to allow for multi-processor operations and sharing of resources through the network. A method for receiving, processing and transmitting media data streams over the communications fabric is also provided.

摘要翻译： 一种通用的可编程媒体处理器，用于实时处理和传输音频，视频，无线电，图形，加密，认证和网络信息的媒体数据流。 媒体处理器包含执行单元，其在整个媒体数据流中保持基本的峰值数据。 执行单元包括动态分立的多精度算术单元，可编程开关和可编程扩展数学元素。 高带宽外部接口以基本上峰值的速率将媒体数据流提供给通用寄存器文件和多精度执行单元。 还提供了存储器管理单元以及指令和数据高速缓冲存储器/缓冲器。 高带宽存储器控制器串联连接，为通用的可编程媒体处理器提供存储通道。 通用的可编程媒体处理器被布置在由光纤电缆，同轴电缆和双绞线组成的网络结构中，以传输，处理和接收单个或统一的媒体数据流。 平行通用媒体处理器以分布式虚拟方式在整个网络中进行布置，以允许通过网络进行多处理器操作和资源共享。 还提供了一种用于通过通信结构接收，处理和传送媒体数据流的方法。

公开(公告)号：US5812439A

公开(公告)日：1998-09-22

申请号：US541643

申请日：1995-10-10

申请人： Craig C. Hansen

发明人： Craig C. Hansen

IPC分类号： G06F9/302 ,  G06F9/318 ,  G06F9/38 ,  G06F7/38

CPC分类号： G06F9/30189 ,  G06F9/30014 ,  G06F9/3865

摘要： A floating point system and method employing instructions where instruction have incorporated floating point information. The floating point information indicates whether an exception trap should occur and the type of rounding to be performed upon "inexact" arithmetic results. The floating point information further indicates whether other floating-point exception traps should occur. This information allows dynamic (e.g. instruction-by-instruction) modification of various operating parameters of the CPU without modifying information in status registers using special instructions or modes, thereby increasing overall CPU performance. The technique is also supported by several mechanisms for providing precise floating-point exceptions.

摘要翻译： 一种浮点系统和采用指令的方法，其中指令包含浮点信息。 浮点信息指示是否发生异常陷阱，并在“不精确”运算结果时执行舍入的类型。 浮点信息还指示是否应发生其他浮点异常捕获。 该信息允许在不使用特殊指令或模式修改状态寄存器中的信息的情况下对CPU的各种操作参数进行动态（例如逐个指令）修改，从而提高整体CPU性能。 该技术还通过几种提供精确浮点异常的机制来支持。

公开(公告)号：US5737547A

公开(公告)日：1998-04-07

申请号：US480739

申请日：1995-06-07

申请人： William K. Zuravleff ,  Mark Semmelmeyer ,  Timothy Robinson ,  Scott Furman

发明人： William K. Zuravleff ,  Mark Semmelmeyer ,  Timothy Robinson ,  Scott Furman

IPC分类号： G06F9/38 ,  G06F13/36 ,  G06F9/22

CPC分类号： G06F9/3824

摘要： A non-blocking load buffer is provided for use in a high-speed microprocessor and memory system. The non-blocking load buffer interfaces a high-speed processor/cache bus, which connects a processor and a cache to the non-blocking load buffer, with a lower speed peripheral bus, which connects to peripheral devices. The non-blocking load buffer allows data to be retrieved from relatively low bandwidth peripheral devices directly from programmed I/O of the processor at the maximum rate of the peripherals so that the data may be processed and stored without unnecessarily idling the processor. I/O requests from several processors within a multiprocessor may simultaneously be buffered so that a plurality of non-blocking loads may be processed during the latency period of the device. As a result, a continuous maximum throughput from multiple I/O devices by the programmed I/O of the processor is achieved and the time required for completing tasks and processing data may be reduced. Also, a multiple priority non-blocking load buffer is provided for serving a multiprocessor running real-time processes of varying deadlines by prioritization-based scheduling of memory and peripheral accesses.

摘要翻译： 提供非阻塞负载缓冲器用于高速微处理器和存储器系统。 非阻塞负载缓冲器将高速处理器/高速缓存总线接口，该总线将处理器和高速缓存连接到非阻塞负载缓冲区，其中低速外设总线连接到外围设备。 非阻塞负载缓冲器允许以相对较低带宽的外围设备从外围设备的最大速率直接从处理器的编程I / O检索数据，从而可以处理和存储数据，而不会使处理器无需空闲。 可以同时缓冲多处理器内的多个处理器的I / O请求，以便可以在设备的等待时间期间处理多个非阻塞负载。 因此，通过处理器的编程I / O实现来自多个I / O设备的连续最大吞吐量，并且可以减少完成任务和处理数据所需的时间。 此外，提供了多重优先级的非阻塞负载缓冲器，用于通过基于优先级的存储器和外设访问调度来服务运行不同期限的实时处理的多处理器。

公开(公告)号：US5714037A

公开(公告)日：1998-02-03

申请号：US649347

申请日：1996-05-17

申请人： Kumar D. Puntambekar ,  K. Y. Ramanujam ,  Tom Blount ,  Ray Liang

发明人： Kumar D. Puntambekar ,  K. Y. Ramanujam ,  Tom Blount ,  Ray Liang

IPC分类号： G03F7/085 ,  H01L21/311 ,  C23F1/00

CPC分类号： G03F7/085 ,  H01L21/31116 ,  Y10S438/974

摘要： Methods for improving adhesion between various materials utilized in the fabrication of integrated circuits. A first method relates to improving adhesion between a silicon nitride layer and a silicon dioxide layer. The method includes treating a surface of the silicon dioxide layer with a nitrogen plasma in a reactive ion etching process prior to depositing the silicon nitride film on the surface of the silicon dioxide layer. A second method relates to improving adhesion between a silicon nitride layer and a polyimide layer. The method includes the step of treating a surface of the silicon nitride layer with a oxygen/argon plasma in a reactive ion etching process prior to depositing the polyimide layer film on the surface of the silicon nitride layer. A third method relates to improving adhesion between a photoresist layer and a metal. The method includes the step of treating a surface of the photoresist layer with a oxygen/argon plasma in a reactive ion etching process prior to depositing the metal on the surface of the photoresist layer.

摘要翻译： 用于提高在集成电路制造中使用的各种材料之间的粘附性的方法。 第一种方法涉及改善氮化硅层和二氧化硅层之间的粘合性。 该方法包括在将氮化硅膜沉积在二氧化硅层的表面上之前，用反应离子蚀刻工艺中的氮等离子体处理二氧化硅表面。 第二种方法涉及提高氮化硅层和聚酰亚胺层之间的粘合性。 该方法包括在将聚酰亚胺层膜沉积在氮化硅层的表面上之前，在反应离子蚀刻工艺中用氧/氩等离子体处理氮化硅层的表面的步骤。 第三种方法涉及改善光致抗蚀剂层和金属之间的粘合性。 该方法包括在将金属沉积在光致抗蚀剂层的表面上之前，在反应离子蚀刻工艺中用氧/氩等离子体处理光致抗蚀剂层的表面的步骤。

公开(公告)号：US5649160A

公开(公告)日：1997-07-15

申请号：US447565

申请日：1995-05-23

申请人： Alan G. Corry ,  Graham Y. Mostyn ,  Jean-Yves Michel

发明人： Alan G. Corry ,  Graham Y. Mostyn ,  Jean-Yves Michel

IPC分类号： H04B15/04 ,  G06F12/00

CPC分类号： H04B15/04 ,  H04B2215/064

摘要： The present invention encompasses techniques for reducing digital noise in integrated circuits and circuit assemblies, particularly dense mixed-signal integrated circuits, based upon shaping the noise from the digital circuit and concentrating it in a single, or a small number, of parts of the frequency spectrum. Generally, the presence of noise in the analog circuit is less important at certain frequencies, and therefore the spectral peak or peaks from the digital circuit can be carefully placed to result in little or no interference. As an example, a radio receiver might be designed such that the peaks of the digital noise lie between received channels, outside the band edges of each.

摘要翻译： 本发明包括基于整形来自数字电路的噪声并将其集中在频率的单个或少数部分中的集成电路和电路组件，特别是致密混合信号集成电路中的数字噪声的技术 光谱。 通常，在某些频率下，模拟电路中噪声的存在不太重要，因此可以小心地将来自数字电路的频谱峰值或峰值导致很少或没有干扰。 作为示例，可以设计无线电接收机，使得数字噪声的峰值位于接收的信道之间，每个的频带边缘之外。

公开(公告)号：US5535166A

公开(公告)日：1996-07-09

申请号：US280350

申请日：1994-07-25

申请人： Bruce L. Bateman

发明人： Bruce L. Bateman

IPC分类号： G11C5/14 ,  G11C7/06 ,  G11C7/02

CPC分类号： G11C5/143 ,  G11C7/062

摘要： A circuit for isolating an interconnect line from unwanted input signal voltage levels is described. One implementation of the circuit includes a transmission gate coupled in series between an input signal and an interconnect line having its gate coupled to the output of an inverter and the input of the inverter coupled to the input signal. The inverter senses the input signal and when it sense voltages that are either too high or low, the isolation circuit decouples the input signal from the interconnect line such that the input signal can transition independently with respect to the voltage levels on the interconnect line.

摘要翻译： 描述了用于将互连线与不需要的输入信号电压电平隔离的电路。 该电路的一个实施方式包括串联连接在输入信号和互连线之间的传输门，其互连线与其反相器的输出耦合，并且反相器的输入耦合到输入信号。 逆变器检测输入信号，当检测到过高或过低的电压时，隔离电路将输入信号与互连线分离，使得输入信号可以相对于互连线上的电压电平独立地转变。