公开(公告)号：US20120235303A1

公开(公告)日：2012-09-20

申请号：US13050125

申请日：2011-03-17

申请人： Yu-Wen Liu ,  Ching-Jung Yang ,  Hsien-Wei Chen ,  Hsin-Yu Pan ,  Chao-Wen Shih

发明人： Yu-Wen Liu ,  Ching-Jung Yang ,  Hsien-Wei Chen ,  Hsin-Yu Pan ,  Chao-Wen Shih

IPC分类号： H01L23/498 ,  H01L21/50 ,  H01L23/48

CPC分类号： H01L23/49822 ,  H01L23/49827 ,  H01L23/562 ,  H01L24/16 ,  H01L24/81 ,  H01L2224/1132 ,  H01L2224/1134 ,  H01L2224/1145 ,  H01L2224/11462 ,  H01L2224/13116 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/2919 ,  H01L2224/73204 ,  H01L2224/81191 ,  H01L2224/8121 ,  H01L2224/81815 ,  H01L2224/83102 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/1461 ,  H01L2924/00014 ,  H01L2924/0665 ,  H01L2924/00

摘要： The present disclosure provides a carrier substrate, a device including the carrier substrate, and a method of bonding the carrier substrate to a chip. An exemplary device includes a carrier substrate having a chip region and a periphery region, and a chip bonded to the chip region of the carrier substrate. The carrier substrate includes a reinforcement structure embedded within the periphery region.

摘要翻译： 本公开提供了载体基板，包括载体基板的装置以及将载体基板结合到芯片的方法。 示例性器件包括具有芯片区域和外围区域的载体衬底和结合到载体衬底的芯片区域的芯片。 载体基板包括嵌入在周边区域内的加强结构。

公开(公告)号：US08212330B2

公开(公告)日：2012-07-03

申请号：US12879770

申请日：2010-09-10

申请人： Hsien-Wei Chen ,  Jian-Hong Lin ,  Tzu-Li Lee

发明人： Hsien-Wei Chen ,  Jian-Hong Lin ,  Tzu-Li Lee

IPC分类号： H01L23/52

CPC分类号： H01L21/7682 ,  H01L21/76828 ,  H01L21/76829 ,  H01L2221/1047

摘要： An interconnect structure of an integrated circuit having improved reliability and a method for forming the same are provided. The method includes providing a substrate, forming a dielectric layer overlying the substrate, performing a first shrinking process, wherein the dielectric layer shrinks and has a first shrinkage rate, forming a conductive feature in the dielectric layer after the step of performing the first shrinking process, and performing a second shrinking process after the step of forming the conductive feature, wherein the dielectric layer substantially shrinks and has a second shrinkage rate.

摘要翻译： 提供了具有改善的可靠性的集成电路的互连结构及其形成方法。 该方法包括提供衬底，形成覆盖在衬底上的电介质层，执行第一收缩过程，其中电介质层收缩并具有第一收缩率，在执行第一收缩过程的步骤之后在介电层中形成导电特征 并且在形成导电特征的步骤之后执行第二收缩过程，其中介电层基本上收缩并且具有第二收缩率。

公开(公告)号：US08178980B2

公开(公告)日：2012-05-15

申请号：US12026312

申请日：2008-02-05

申请人： Shin-Puu Jeng ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Hsien-Wei Chen

发明人： Shin-Puu Jeng ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Hsien-Wei Chen

IPC分类号： H01L29/40

CPC分类号： H01L24/03 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/0401 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05124 ,  H01L2224/05147 ,  H01L2224/05166 ,  H01L2224/05181 ,  H01L2224/05184 ,  H01L2224/05187 ,  H01L2224/05552 ,  H01L2224/05556 ,  H01L2224/05558 ,  H01L2224/05624 ,  H01L2224/16 ,  H01L2224/85201 ,  H01L2224/85205 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01028 ,  H01L2924/01029 ,  H01L2924/01032 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01049 ,  H01L2924/01068 ,  H01L2924/01073 ,  H01L2924/01074 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/01087 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/10253 ,  H01L2924/10329 ,  H01L2924/14 ,  H01L2924/30105 ,  H01L2924/3011 ,  H01L2924/37001 ,  H01L2924/00012 ,  H01L2924/00

摘要： A bonding pad structure is provided that includes two conductive layers and a connective layer interposing the two conductive layers. The connective layer includes a contiguous, conductive structure. In an embodiment, the contiguous conductive structure is a solid layer of conductive material. In other embodiments, the contiguous conductive structure is a conductive network including, for example, a matrix configuration or a plurality of conductive stripes. At least one dielectric spacer may interpose the conductive network. In an embodiment, the conductive density of the connective layer is between approximately 20% and 100%.

摘要翻译： 提供了一种焊盘结构，其包括两个导电层和插入两个导电层的连接层。 连接层包括连续的导电结构。 在一个实施例中，邻接的导电结构是导电材料的固体层。 在其它实施例中，连续导电结构是包括例如矩阵配置或多个导电条纹的导电网络。 至少一个电介质间隔物可以插入导电网络。 在一个实施例中，连接层的导电密度在大约20％和100％之间。

公开(公告)号：US07952453B2

公开(公告)日：2011-05-31

申请号：US12759836

申请日：2010-04-14

申请人： Hsien-Wei Chen ,  Hsueh-Chung Chen ,  Shin-Puu Jeng

发明人： Hsien-Wei Chen ,  Hsueh-Chung Chen ,  Shin-Puu Jeng

IPC分类号： H01P3/08

CPC分类号： H01P3/08

摘要： A semiconductor device comprising a signal line and ground line is disclosed. The signal line comprises an opening and at least a portion of the ground line is in the opening in the signal line.

摘要翻译： 公开了一种包括信号线和接地线的半导体器件。 信号线包括开口，并且接地线的至少一部分在信号线中的开口中。

公开(公告)号：US20100123135A1

公开(公告)日：2010-05-20

申请号：US12693501

申请日：2010-01-26

申请人： Hsien-Wei Chen

发明人： Hsien-Wei Chen

IPC分类号： H01L23/58 ,  H01L21/66

CPC分类号： H01L22/32 ,  H01L22/34 ,  H01L2224/02166

摘要： An interconnect structure includes: a plurality of dielectric layers having aligned process control monitor (PCM) pads, and a conductive structure above a topmost one of the PCM pads. The conductive structure electrically connects the topmost PCM pad to a device under test above a level of the topmost PCM pad. The conductive structure is sized and shaped so as to leave a majority portion of the topmost PCM pad exposed for access by a test probe.

摘要翻译： 互连结构包括：具有对准的过程控制监视器（PCM）焊盘的多个电介质层，以及位于最上面的PCM焊盘之上的导电结构。 导电结构将最上面的PCM焊盘电连接到被测器件的最高PCM焊盘的电平之上。 导电结构的尺寸和形状使得留下最高PCM垫的大部分暴露以供测试探针进入。

公开(公告)号：US20090200549A1

公开(公告)日：2009-08-13

申请号：US12426995

申请日：2009-04-21

申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hsueh-Chung Chen

发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hsueh-Chung Chen

IPC分类号： H01L23/00

CPC分类号： H01L23/585 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device is disclosed. The device includes a substrate and a first wiring layer overlying the substrate. The first wiring layer comprises a first wiring area surrounded by a first seal ring. The first seal ring comprises a first monitor circuit isolated by a first dielectric layer embedded in the first seal ring. The first monitor circuit is responsive to a predetermined amount of deformation occurs in the third dielectric layer.

摘要翻译： 公开了一种半导体器件。 该器件包括衬底和覆盖衬底的第一布线层。 第一布线层包括由第一密封环包围的第一布线区域。 第一密封环包括由嵌入在第一密封环中的第一介电层隔离的第一监测电路。 第一监视器电路响应于在第三电介质层中发生预定量的变形。

公开(公告)号：US20080303539A1

公开(公告)日：2008-12-11

申请号：US11811135

申请日：2007-06-08

申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

IPC分类号： G01R31/26

CPC分类号： G01R31/2884 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit parametric testline providing increased test pattern areas is disclosed. The testline comprises a dielectric layer over a substrate, a plurality of probe pads over the dielectric layer, and a first device under test (DUT) formed in the testline in a space underlying the probe pads. The testline may also include a second DUT, which is formed in a space underlying the probe pads overlying the first DUT in an overlaying configuration. The testline may further include a polygon shaped probe pad structure providing an increased test pattern area between adjacent probe pads.

摘要翻译： 公开了一种提供增加的测试图案区域的集成电路参数测试线。 测试线包括衬底上的电介质层，电介质层上的多个探针焊盘，以及形成在探针焊盘下方空间中的测试线中的第一被测器件（DUT）。 测试线还可以包括第二DUT，其以覆盖配置形成在覆盖第一DUT的探针焊盘下方的空间中。 测试线还可以包括多边形形状的探针焊盘结构，其提供相邻探针焊盘之间增加的测试图案区域。

公开(公告)号：US20080296570A1

公开(公告)日：2008-12-04

申请号：US11754394

申请日：2007-05-29

申请人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hsueh-Chung Chen

发明人： Hsien-Wei Chen ,  Shih-Hsun Hsu ,  Hsueh-Chung Chen

IPC分类号： H01L23/58

CPC分类号： H01L23/585 ,  H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor device is disclosed. The device includes a substrate and a first wiring layer overlying the substrate. The first wiring layer comprises a first wiring area surrounded by a first seal ring. The first seal ring comprises a first monitor circuit isolated by a first dielectric layer embedded in the first seal ring. The first monitor circuit is responsive to a predetermined amount of deformation occurs in the third dielectric layer.

摘要翻译： 公开了一种半导体器件。 该器件包括衬底和覆盖衬底的第一布线层。 第一布线层包括由第一密封环包围的第一布线区域。 第一密封环包括由嵌入在第一密封环中的第一介电层隔离的第一监测电路。 第一监视器电路响应于在第三电介质层中发生预定量的变形。

公开(公告)号：US20080191205A1

公开(公告)日：2008-08-14

申请号：US11706940

申请日：2007-02-13

申请人： Hao-Yi Tsai ,  Shih-Hsun Hsu ,  Shih-Cheng Chang ,  Shang-Yun Hou ,  Hsien-Wei Chen ,  Chia-Lun Tsai ,  Benson Liu ,  Shin-Puu Jeng ,  Anbiarshy Wu

发明人： Hao-Yi Tsai ,  Shih-Hsun Hsu ,  Shih-Cheng Chang ,  Shang-Yun Hou ,  Hsien-Wei Chen ,  Chia-Lun Tsai ,  Benson Liu ,  Shin-Puu Jeng ,  Anbiarshy Wu

IPC分类号： H01L23/58

CPC分类号： H01L23/585 ,  H01L22/34 ,  H01L24/11 ,  H01L2224/0554 ,  H01L2224/05548 ,  H01L2224/05573 ,  H01L2224/05624 ,  H01L2224/05639 ,  H01L2224/05647 ,  H01L2224/05684 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： A semiconductor structure includes a daisy chain adjacent to an edge of a semiconductor chip. The daisy chain includes a plurality of horizontal metal lines distributed in a plurality of metallization layers, wherein the horizontal metal lines are serially connected; a plurality of connecting pads in a same layer and electrically connecting the horizontal metal lines, wherein the connecting pads are physically separated from each other; and a plurality of vertical metal lines, each connecting one of the connecting pads to one of the horizontal metal lines, wherein one of the plurality of connecting pads is connected to one of the plurality of horizontal metal lines by only one of the plurality of vertical metal lines; and a seal ring adjacent and electrically disconnected from the daisy chain.

摘要翻译： 半导体结构包括与半导体芯片的边缘相邻的菊花链。 菊花链包括分布在多个金属化层中的多个水平金属线，其中水平金属线串联连接; 在相同层中的多个连接焊盘并且电连接水平金属线，其中连接焊盘在物理上彼此分离; 以及多个垂直金属线，每个将所述连接焊盘中的一个连接到所述水平金属线之一，其中所述多个连接焊盘中的一个连接焊盘中的一个连接焊盘仅通过所述多个垂直金属线中的一个垂直连接 金属线 以及与菊花链相邻且电气断开的密封环。

公开(公告)号：US07378720B2

公开(公告)日：2008-05-27

申请号：US11695665

申请日：2007-04-03

申请人： Chung-min Fu ,  Huang-Sheng Lin ,  Yu-Chyi Harn ,  Hsien-Wei Chen

发明人： Chung-min Fu ,  Huang-Sheng Lin ,  Yu-Chyi Harn ,  Hsien-Wei Chen

IPC分类号： H01L23/544 ,  H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC分类号： H01L23/585 ,  H01L23/544 ,  H01L23/562 ,  H01L2223/5442 ,  H01L2223/5448 ,  H01L2924/0002 ,  H01L2924/13091 ,  H01L2924/00

摘要： A semiconductor die having an integrated circuit region formed in a substrate comprises at least one die-corner-circuit-forbidden (DCCF) region disposed in the substrate, proximate to the integrated circuit region; and at least one registration feature formed within the at least one DCCF region. The at least one registration feature comprises a structure selected from the group consisting of a laser fuse mark, an alignment mark, and a monitor mark.

摘要翻译： 具有形成在基板中的集成电路区域的半导体管芯包括：靠近集成电路区域设置在基板中的至少一个管芯拐角电路禁止（DCCF）区域; 以及形成在所述至少一个DCCF区域内的至少一个配准特征。 所述至少一个配准特征包括从由激光熔丝标记，对准标记和监视标记组成的组中选择的结构。