公开(公告)号：US08904112B2

公开(公告)日：2014-12-02

申请号：US13843885

申请日：2013-03-15

申请人： Intel Corporation

发明人： Martin Licht ,  Jonathan Combs ,  Andrew Huang

IPC分类号： G06F12/00 ,  G06F1/32 ,  G06F9/38 ,  G06F12/08

CPC分类号： G06F1/3275 ,  G06F1/3287 ,  G06F9/3806 ,  G06F9/3814 ,  G06F12/0864 ,  G06F2212/1028 ,  G06F2212/6032 ,  G06F2212/6082 ,  Y02D10/13

摘要： A method and apparatus for disabling ways of a cache memory in response to history based usage patterns is herein described. Way predicting logic is to keep track of cache accesses to the ways and determine if an access to some ways are to be disabled to save power, based upon way power signals having a logical state representing a predicted miss to the way. One or more counters associated with the ways count accesses, wherein a power signal is set to the logical state representing a predicted miss when one of said one or more counters reaches a saturation value. Control logic adjusts said one or more counters associated with the ways according to the accesses.

摘要翻译： 这里描述了用于响应于基于历史的使用模式来禁用缓存存储器的方式的方法和装置。 方式预测逻辑是跟踪高速缓存访​​问的方式，并确定是否要禁用某些方式的访问以节省功率，这是基于具有表示预测错过的逻辑状态的功率信号的方式。 与方式计数访问相关联的一个或多个计数器，其中当所述一个或多个计数器之一达到饱和值时，功率信号被设置为表示预测的未命中的逻辑状态。 控制逻辑根据访问方式来调整与一些或多个计数器相关联的方式。

公开(公告)号：US08799577B2

公开(公告)日：2014-08-05

申请号：US13934198

申请日：2013-07-02

申请人： Intel Corporation

发明人： Christopher J. Hughes ,  Yen-Kuang Chen ,  Changkyu Kim ,  Daehyun Kim ,  Victor W. Lee ,  Anthony-Trung D. Nguyen ,  Nadathur Rajagopalan Satish

IPC分类号： G06F12/08

CPC分类号： G06F12/0811 ,  G06F9/30043 ,  G06F12/0802 ,  G06F12/0897 ,  G06F2212/62 ,  Y02D10/13

摘要： Methods and apparatus relating to gather or scatter operations in a multi-level cache are described. In some embodiments, a logic may determine whether to perform gather or scatter operations at a first memory or a second memory, based in part on a relative performance of performing the gather or scatter operations at the first memory and the second memory. Other embodiments are also described and claimed.

摘要翻译： 描述与多级缓存中的收集或散布操作有关的方法和装置。 在一些实施例中，逻辑可以部分地基于在第一存储器和第二存储器执行收集或散布操作的相对性能来确定是否在第一存储器或第二存储器执行收集或散布操作。 还描述和要求保护其他实施例。

公开(公告)号：US08719843B2

公开(公告)日：2014-05-06

申请号：US13192406

申请日：2011-07-27

申请人： Eliezer Tamir ,  Eliel Louzoun ,  Ben-Zion Friedman ,  Miles J. Penner

发明人： Eliezer Tamir ,  Eliel Louzoun ,  Ben-Zion Friedman ,  Miles J. Penner

IPC分类号： G06F3/00 ,  G06F9/54

CPC分类号： G06F13/105 ,  G06F9/4411 ,  G06F9/468 ,  G06F9/545 ,  G06F9/546 ,  G06F2003/0697

摘要： Methods and apparatus are disclosed for virtualizable, forward-compatible hardware-software interfaces. Embodiments may be used in a driver whether it is a physical driver or a virtual driver. Commands are queued from the driver and fetched to the device. An actions table is accessed to determine if drivers are permitted to perform commands. Events are queued for the drivers responsive to commands. If drivers are not permitted to perform a command, device firmware may forward the command to a privileged driver to perform the required command. If a driver is only permitted to perform a command with assistance the command is forwarded for corrections and execution. If a command is to be dropped, a completion event may be queued as if the command had executed. Drivers may have no indication of which actions were taken. The actions table may be changed for hardware/software modifications or dynamically according to configuration changes.

摘要翻译： 公开了用于可虚拟化，前向兼容的硬件 - 软件接口的方法和装置。 驱动器中可以使用实施例，无论其是物理驱动器还是虚拟驱动器。 命令从驱动程序排队并提取到设备。 访问一个动作表以确定是否允许驱动程序执行命令。 事件针对响应于命令的驱动程序排队等候。 如果驱动程序不允许执行命令，则设备固件可将命令转发给特权驱动程序以执行所需的命令。 如果仅允许驱动程序执行命令，则该命令将被转发以进行更正和执行。 如果要删除命令，则完成事件可能会像命令执行一样排队。 司机可能没有指出采取了哪些行动。 可以针对硬件/软件修改或动态地根据配置更改来更改动作表。

公开(公告)号：US08656108B2

公开(公告)日：2014-02-18

申请号：US13551565

申请日：2012-07-17

申请人： Martin Licht ,  Jonathan Combs ,  Andrew Huang

发明人： Martin Licht ,  Jonathan Combs ,  Andrew Huang

IPC分类号： G06F12/00

CPC分类号： G06F1/3275 ,  G06F1/3287 ,  G06F9/3806 ,  G06F9/3814 ,  G06F12/0864 ,  G06F2212/1028 ,  G06F2212/6032 ,  G06F2212/6082 ,  Y02D10/13

摘要： A method and apparatus for disabling ways of a cache memory in response to history based usage patterns is herein described. Way predicting logic is to keep track of cache accesses to the ways and determine if an access to some ways are to be disabled to save power, based upon way power signals having a logical state representing a predicted miss to the way. One or more counters associated with the ways count accesses, wherein a power signal is set to the logical state representing a predicted miss when one of said one or more counters reaches a saturation value. Control logic adjusts said one or more counters associated with the ways according to the accesses.

公开(公告)号：US08626814B2

公开(公告)日：2014-01-07

申请号：US13175373

申请日：2011-07-01

申请人： Alexander Peleg ,  Milland Mittal ,  Larry M. Mennemeier ,  Benny Eitan ,  Carole Dulong ,  Eiichi Kowashi ,  Wolf C. Witt

发明人： Alexander Peleg ,  Milland Mittal ,  Larry M. Mennemeier ,  Benny Eitan ,  Carole Dulong ,  Eiichi Kowashi ,  Wolf C. Witt

IPC分类号： G06F7/38

CPC分类号： G06F7/60 ,  G06F7/4812 ,  G06F7/49921 ,  G06F7/5324 ,  G06F7/5338 ,  G06F7/5443 ,  G06F9/3001 ,  G06F9/30036 ,  G06F9/30112 ,  G06F15/7817 ,  G06F17/10 ,  G06F17/147 ,  G06F17/16 ,  G06F2207/3828 ,  G06T1/20

摘要： A method and apparatus for including in a processor instructions for performing multiply-add operations on packed data. In one embodiment, a processor is coupled to a memory. The memory has stored therein a first packed data and a second packed data. The processor performs operations on data elements in said first packed data and said second packed data to generate a third packed data in response to receiving an instruction. At least two of the data elements in this third packed data storing the result of performing multiply-add operations on data elements in the first and second packed data.

摘要翻译： 一种用于在处理器中包括用于对压缩数据进行乘法运算的指令的方法和装置。 在一个实施例中，处理器耦合到存储器。 存储器中存储有第一打包数据和第二打包数据。 处理器对所述第一打包数据和所述第二打包数据中的数据元素执行操作，以响应于接收到指令而产生第三打包数据。 该第三打包数据中的至少两个数据元素存储对第一和第二打包数据中的数据元素执行加法运算的结果。

公开(公告)号：US08601233B2

公开(公告)日：2013-12-03

申请号：US13658752

申请日：2012-10-23

申请人： Steven M. Bennett ,  Andrew V. Anderson ,  Gilbert Neiger ,  Richard A. Uhlig ,  Scott Dion Rodgers ,  Rajesh M. Sankaran ,  Camron B. Rust ,  Sebastian Schoenberg

发明人： Steven M. Bennett ,  Andrew V. Anderson ,  Gilbert Neiger ,  Richard A. Uhlig ,  Scott Dion Rodgers ,  Rajesh M. Sankaran ,  Camron B. Rust ,  Sebastian Schoenberg

IPC分类号： G11C15/00

CPC分类号： G06F12/1027 ,  G06F9/3004 ,  G06F9/30076 ,  G06F9/45558 ,  G06F12/0246 ,  G06F12/0875 ,  G06F12/1009 ,  G06F12/1036 ,  G06F12/1054 ,  G06F2009/45583 ,  G06F2212/152 ,  G06F2212/2022 ,  G06F2212/452 ,  G06F2212/50 ,  G06F2212/65 ,  G06F2212/657 ,  G06F2212/68 ,  G06F2212/683 ,  G06F2212/7201

摘要： A processor including logic to execute an instruction to synchronize a mapping from a physical address of a guest of a virtualization based system (guest physical address) to a physical address of the host of the virtualization based system (host physical address), and stored in a translation lookaside buffer (TLB), with a corresponding mapping stored in an extended paging table (EPT) of the virtualization based system.

公开(公告)号：US08495123B2

公开(公告)日：2013-07-23

申请号：US13633086

申请日：2012-10-01

申请人： Alexander Peleg ,  Millind Mittal ,  Larry M. Mennemeier ,  Benny Eitan ,  Carole Dulong ,  Eiichi Kowashi ,  Wolf C. Witt

发明人： Alexander Peleg ,  Millind Mittal ,  Larry M. Mennemeier ,  Benny Eitan ,  Carole Dulong ,  Eiichi Kowashi ,  Wolf C. Witt

IPC分类号： G06F7/38

CPC分类号： G06F7/60 ,  G06F7/4812 ,  G06F7/49921 ,  G06F7/5324 ,  G06F7/5338 ,  G06F7/5443 ,  G06F9/3001 ,  G06F9/30036 ,  G06F9/30112 ,  G06F15/7817 ,  G06F17/10 ,  G06F17/147 ,  G06F17/16 ,  G06F2207/3828 ,  G06T1/20

摘要： A method and apparatus for including in a processor instructions for performing multiply-add operations on packed data. In one embodiment, a processor is coupled to a memory. The memory has stored therein a first packed data and a second packed data. The processor performs operations on data elements in said first packed data and said second packed data to generate a third packed data in response to receiving an instruction. At least two of the data elements in this third packed data storing the result of performing multiply-add operations on data elements in the first and second packed data.

摘要翻译： 一种用于在处理器中包括用于对压缩数据进行乘法运算的指令的方法和装置。 在一个实施例中，处理器耦合到存储器。 存储器中存储有第一打包数据和第二打包数据。 处理器对所述第一打包数据和所述第二打包数据中的数据元素执行操作，以响应于接收到指令而产生第三打包数据。 该第三打包数据中的至少两个数据元素存储对第一和第二打包数据中的数据元素执行加法运算的结果。

公开(公告)号：US08291168B2

公开(公告)日：2012-10-16

申请号：US13342016

申请日：2011-12-31

申请人： Christopher Wilkerson ,  Muhammad M. Khellah ,  Vivek De ,  Ming Zhang ,  Jaume Abella ,  Javier Carretero Casado ,  Pedro Chaparro Monferrer ,  Xavier Vera ,  Antonio Gonzalez

发明人： Christopher Wilkerson ,  Muhammad M. Khellah ,  Vivek De ,  Ming Zhang ,  Jaume Abella ,  Javier Carretero Casado ,  Pedro Chaparro Monferrer ,  Xavier Vera ,  Antonio Gonzalez

IPC分类号： G06F12/16

CPC分类号： G06F12/0895 ,  G06F1/3203 ,  G06F1/3275 ,  G06F1/3296 ,  G06F12/0864 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/172

摘要： Methods and apparatus relating to disabling one or more cache portions during low voltage operations are described. In some embodiments, one or more extra bits may be used for a portion of a cache that indicate whether the portion of the cache is capable at operating at or below Vccmin levels. Other embodiments are also described and claimed.

公开(公告)号：US08281109B2

公开(公告)日：2012-10-02

申请号：US11965669

申请日：2007-12-27

申请人： Robert Valentine ,  Doron Orenstein ,  Bret Toll

发明人： Robert Valentine ,  Doron Orenstein ,  Bret Toll

IPC分类号： G06F9/45

CPC分类号： G06F9/30 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/3017 ,  G06F9/30174 ,  G06F9/30178 ,  G06F9/30185 ,  G06F9/3816 ,  G06F9/382

摘要： A technique for decoding an instruction in a variable-length instruction set. In one embodiment, an instruction encoding is described, in which legacy, present, and future instruction set extensions are supported, and increased functionality is provided, without expanding the code size and, in some cases, reducing the code size.

摘要翻译： 一种解码可变长度指令集中的指令的技术。 在一个实施例中，描述了指令编码，其中支持遗留，现在和将来的指令集扩展，并且提供增加的功能，而不扩展代码大小，并且在一些情况下减少代码大小。

公开(公告)号：US08276149B2

公开(公告)日：2012-09-25

申请号：US12783469

申请日：2010-05-19

申请人： David W. Burns ,  K. S. Venkatraman

发明人： David W. Burns ,  K. S. Venkatraman

IPC分类号： G06F9/46 ,  G06F12/00 ,  G06F15/00

CPC分类号： G06F9/3851

摘要： Method, apparatus and system embodiments to assign priority to a thread when the thread is otherwise unable to proceed with instruction retirement. For at least one embodiment, the thread is one of a plurality of active threads in a multiprocessor system that includes memory livelock breaker logic and/or starvation avoidance logic. Other embodiments are also described and claimed.

摘要翻译： 方法，装置和系统实施例，当线程否则不能进行指令退出时，为线程分配优先级。 对于至少一个实施例，线程是多处理器系统中的多个活动线程之一，其包括存储器活动锁定断路器逻辑和/或饥饿避免逻辑。 还描述和要求保护其他实施例。