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    Dual seed semiconductor photodetectors
    71.
    发明授权
    Dual seed semiconductor photodetectors 有权
    双种子半导体光电探测器

    公开(公告)号：US07948010B2

    公开(公告)日：2011-05-24

    申请号：US12484936

    申请日：2009-06-15

    申请人： Miriam Reshotko ,  Been-Yih Jin

    发明人： Miriam Reshotko ,  Been-Yih Jin

    IPC分类号： H01L21/02

    CPC分类号： H01L31/09 ,  H01L31/1804 ,  H01L31/1808 ,  Y02E10/547 ,  Y02P70/521

    摘要： Dual seed semiconductor photodetectors and methods to fabricate thereof are described. A dual seed semiconductor photodetector is formed directly on an insulating layer on a substrate. The dual seed semiconductor photodetector includes an optical layer formed on a dual seed semiconductor layer. The dual seed semiconductor layer includes a seed layer and a buffer layer. The seed layer of a first material is formed on an insulating layer over a substrate. The buffer layer is formed on the seed layer. Next, an optical layer of a second material is formed on the buffer layer. The buffer layer includes the first material and the second material. In one embodiment, the first material is silicon. In one embodiment, the second material is germanium.

    摘要翻译： 描述了双种子半导体光电探测器及其制造方法。 双种子半导体光电检测器直接形成在基板上的绝缘层上。 双种子半导体光电检测器包括形成在双种子半导体层上的光学层。 双种子半导体层包括种子层和缓冲层。 第一材料的种子层在衬底上的绝缘层上形成。 缓冲层形成在种子层上。 接着，在缓冲层上形成第二材料的光学层。 缓冲层包括第一材料和第二材料。 在一个实施例中，第一材料是硅。 在一个实施例中，第二材料是锗。

    NONPLANAR DEVICE WITH STRESS INCORPORATION LAYER AND METHOD OF FABRICATION
    73.
    发明申请
    NONPLANAR DEVICE WITH STRESS INCORPORATION LAYER AND METHOD OF FABRICATION 有权
    具有应力合并层的非平面装置和制造方法

    公开(公告)号：US20100200917A1

    公开(公告)日：2010-08-12

    申请号：US12767681

    申请日：2010-04-26

    申请人： Scott A. Hareland ,  Robert S. Chau ,  Brian S. Doyle ,  Suman Datta ,  Been-Yih Jin

    发明人： Scott A. Hareland ,  Robert S. Chau ,  Brian S. Doyle ,  Suman Datta ,  Been-Yih Jin

    IPC分类号： H01L29/78

    CPC分类号： H01L29/785 ,  H01L29/1054 ,  H01L29/42384 ,  H01L29/66628 ,  H01L29/66795 ,  H01L29/7842 ,  H01L29/7843 ,  H01L29/7849

    摘要： A semiconductor device comprising a semiconductor body having a top surface and laterally opposite sidewalls is formed on an insulating substrate. A gate dielectric layer is formed on the top surface of the semiconductor body and on the laterally opposite sidewalls of the semiconductor body. A gate electrode is formed on the gate dielectric on the top surface of the semiconductor body and is formed adjacent to the gate dielectric on the laterally opposite sidewalls of the semiconductor body. A thin film is then formed adjacent to the semiconductor body wherein the thin film produces a stress in the semiconductor body.

    摘要翻译： 包括具有顶表面和横向相对侧壁的半导体本体的半导体器件形成在绝缘基板上。 栅电介质层形成在半导体本体的顶表面和半导体本体的横向相对的侧壁上。 在半导体主体的顶表面上的栅极电介质上形成栅电极，并且与半导体本体的横向相对的侧壁上的栅电介质相邻地形成栅电极。 然后在半导体本体附近形成薄膜，其中薄膜在半导体本体中产生应力。

    Tri-gate patterning using dual layer gate stack
    74.
    发明申请
    Tri-gate patterning using dual layer gate stack 有权
    使用双层栅极堆叠的三栅极图案化

    公开(公告)号：US20090170267A1

    公开(公告)日：2009-07-02

    申请号：US12006047

    申请日：2007-12-28

    申请人： Uday Shah ,  Brian S. Doyle ,  Jack T. Kavalieros ,  Been-Yih Jin

    发明人： Uday Shah ,  Brian S. Doyle ,  Jack T. Kavalieros ,  Been-Yih Jin

    IPC分类号： H01L21/336

    CPC分类号： H01L21/823821 ,  H01L29/66795 ,  H01L29/785

    摘要： In general, in one aspect, a method includes forming an n-diffusion fin and a p-diffusion fin in a semiconductor substrate. A high dielectric constant layer is formed over the substrate. A first work function metal layer is created over the n-diffusion fin and a second work function metal layer, thicker than the first, is created over the n-diffusion fin. A silicon germanium layer is formed over the first and second work function metal layers. A ploysilicon layer is formed over the silicon germanium layer and is polished. The ploysilicon layer over the first work function metal layer is thicker than the ploysilicon layer over the second work function metal layer. A hard mask is patterned and used to etch the ploysilicon layer and the silicon germanium layer to create gate stacks. The etch rate of the silicon germanium layer is faster over the first work function metal layer.

    摘要翻译： 通常，在一个方面，一种方法包括在半导体衬底中形成n扩散鳍和p扩散鳍。 在衬底上形成高介电常数层。 在n扩散翅片上形成第一功函数金属层，并在n扩散鳍片上形成比第一功函数金属层厚的第二功函数金属层。 在第一和第二功函数金属层上形成硅锗层。 在硅锗层上方形成硅层，并进行抛光。 第一功函数金属层上的多晶硅层比第二功函数金属层上的多晶硅层厚。 硬掩模被图案化并用于蚀刻合金层和硅锗层以产生栅极堆叠。 硅锗层的蚀刻速率比第一功函数金属层更快。

    Transistor having tensile strained channel and system including same
    75.
    发明申请
    Transistor having tensile strained channel and system including same 有权
    具有拉伸应变通道的晶体管和包括其的系统

    公开(公告)号：US20080237636A1

    公开(公告)日：2008-10-02

    申请号：US11729564

    申请日：2007-03-29

    申请人： Been-Yih Jin ,  Robert S. Chau ,  Suman Datta ,  Jack T. Kavalieros ,  Marko Radosavlievic

    发明人： Been-Yih Jin ,  Robert S. Chau ,  Suman Datta ,  Jack T. Kavalieros ,  Marko Radosavlievic

    IPC分类号： H01L29/778

    CPC分类号： H01L29/1054 ,  H01L29/517 ,  H01L29/7787 ,  H01L29/7843 ,  H01L29/7851

    摘要： A transistor structure and a system including the transistor structure. The transistor structure comprises: a substrate including a first layer comprising a first crystalline material; a tensile strained channel formed on a surface of the first layer and comprising a second crystalline material having a lattice spacing that is smaller than a lattice spacing of the first crystalline material; a metal gate on the substrate; a pair of sidewall spacers on opposite sides of the metal gate; and a source region and a drain region on opposite sides of the metal gate adjacent a corresponding one of the sidewall spacers.

    摘要翻译： 晶体管结构和包括晶体管结构的系统。 晶体管结构包括：衬底，其包括包含第一晶体材料的第一层; 形成在所述第一层的表面上的拉伸应变通道，并且包括晶格间距小于所述第一结晶材料的晶格间距的第二结晶材料; 基板上的金属栅极; 在金属门的相对侧上的一对侧壁间隔件; 以及在金属栅极的与相应的一个侧壁间隔物相邻的相对侧上的源极区域和漏极区域。

    Two-dimensional condensation for uniaxially strained semiconductor fins
    80.
    发明授权
    Two-dimensional condensation for uniaxially strained semiconductor fins 有权
    用于单轴应变半导体翅片的二维冷凝

    公开(公告)号：US09159835B2

    公开(公告)日：2015-10-13

    申请号：US13488238

    申请日：2012-06-04

    申请人： Jack T. Kavalieros ,  Nancy Zelick ,  Been-Yih Jin ,  Markus Kuhn ,  Stephen M. Cea

    发明人： Jack T. Kavalieros ,  Nancy Zelick ,  Been-Yih Jin ,  Markus Kuhn ,  Stephen M. Cea

    IPC分类号： H01L29/66 ,  H01L29/78

    CPC分类号： H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66795 ,  H01L29/66818 ,  H01L29/7842 ,  H01L29/7849 ,  H01L29/785 ,  H01L29/7851 ,  H01L29/7854

    摘要： Techniques are disclosed for enabling multi-sided condensation of semiconductor fins. The techniques can be employed, for instance, in fabricating fin-based transistors. In one example case, a strain layer is provided on a bulk substrate. The strain layer is associated with a critical thickness that is dependent on a component of the strain layer, and the strain layer has a thickness lower than or equal to the critical thickness. A fin is formed in the substrate and strain layer, such that the fin includes a substrate portion and a strain layer portion. The fin is oxidized to condense the strain layer portion of the fin, so that a concentration of the component in the strain layer changes from a pre-condensation concentration to a higher post-condensation concentration, thereby causing the critical thickness to be exceeded.

    摘要翻译： 公开了用于实现半导体翅片的多面冷凝的技术。 这些技术可以用于例如制造基于鳍的晶体管。 在一个示例的情况下，在体基板上设置应变层。 应变层与取决于应变层的部件的临界厚度相关联，并且应变层具有低于或等于临界厚度的厚度。 在基板和应变层中形成翅片，使得翅片包括基板部分和应变层部分。 将翅片氧化以冷凝翅片的应变层部分，使得应变层中的组分的浓度从预凝结浓度变为较高的缩合后浓度，从而超过临界厚度。