公开(公告)号：US08492886B2

公开(公告)日：2013-07-23

申请号：US12951924

申请日：2010-11-22

申请人： Zvi Or-Bach ,  Ze'ev Wurman

发明人： Zvi Or-Bach ,  Ze'ev Wurman

IPC分类号： H01L23/552

CPC分类号： H01L23/4827 ,  H01L21/268 ,  H01L21/302 ,  H01L21/76232 ,  H01L21/76254 ,  H01L21/8221 ,  H01L21/8232 ,  H01L21/8238 ,  H01L21/84 ,  H01L23/481 ,  H01L23/49827 ,  H01L27/0207 ,  H01L27/0688 ,  H01L27/11807 ,  H01L27/1203 ,  H01L2224/16145 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2924/00013 ,  H01L2924/01066 ,  H01L2924/1305 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/1436 ,  H01L2924/1437 ,  H01L2924/15311 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2224/13099 ,  H01L2224/13599 ,  H01L2224/05599 ,  H01L2224/05099 ,  H01L2224/29099 ,  H01L2224/29599 ,  H01L2924/00

摘要： An integrated circuit including a first layer of logic circuits, and a second layer of logic circuits overlaying the first layer, wherein the first layer includes a multiplicity of flip-flops wherein each of the flip-flops has at least one connection to the second layer, and wherein the second layer includes at least one logic circuit with inputs including the connection and with at least one output connected to the first layer.

摘要翻译： 一种集成电路，包括第一层逻辑电路和覆盖第一层的第二层逻辑电路，其中第一层包括多个触发器，其中每个触发器具有至少一个与第二层的连接 ，并且其中所述第二层包括至少一个具有包括所述连接的输入的逻辑电路以及连接到所述第一层的至少一个输出。

公开(公告)号：US08362800B2

公开(公告)日：2013-01-29

申请号：US12904108

申请日：2010-10-13

申请人： Zvi Or-Bach ,  Ze'ev Wurman

发明人： Zvi Or-Bach ,  Ze'ev Wurman

IPC分类号： H03K19/003 ,  H01L25/00

CPC分类号： H01L25/0652 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2924/1305 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/00

摘要： A three dimensional semiconductor device is described with two transistor layers overlaid. The first transistor layer comprises a plurality of flip-flops each having an input and an output, wherein the inputs are selectively coupleable to the second transistor layer.

摘要翻译： 描述了覆盖有两个晶体管层的三维半导体器件。 第一晶体管层包括多个具有输入和输出的触发器，其中输入选择性地耦合到第二晶体管层。

公开(公告)号：US20120194216A1

公开(公告)日：2012-08-02

申请号：US12904108

申请日：2010-10-13

申请人： Zvi Or-Bach ,  Ze'ev Wurman

发明人： Zvi Or-Bach ,  Ze'ev Wurman

IPC分类号： H01L25/00

CPC分类号： H01L25/0652 ,  H01L25/0657 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2924/1305 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/3011 ,  H01L2924/00014 ,  H01L2924/00

摘要： A three dimensional semiconductor device is described with two transistor layers overlaid. The first transistor layer comprises a plurality of flip-flops each having an input and an output, wherein the inputs are selectively coupleable to the second transistor layer.

摘要翻译： 描述了覆盖有两个晶体管层的三维半导体器件。 第一晶体管层包括多个具有输入和输出的触发器，其中输入选择性地耦合到第二晶体管层。

公开(公告)号：US20120193806A1

公开(公告)日：2012-08-02

申请号：US12941074

申请日：2010-11-07

申请人： Zvi Or-Bach ,  Ze'ev Wurman

发明人： Zvi Or-Bach ,  Ze'ev Wurman

IPC分类号： H01L23/538 ,  H01L21/50

CPC分类号： H03K19/17748 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2924/14 ,  H01L2924/15311 ,  H03K19/17736 ,  H03K19/1778 ,  H01L2924/00014 ,  H01L2924/00

摘要： A three dimensional semiconductor device includes a first die; and a second die overlaying the first die, wherein said first die comprises signals are selectively coupleable to the second die using Through Silicon Vias.

摘要翻译： 三维半导体器件包括第一管芯; 以及覆盖所述第一管芯的第二管芯，其中所述第一管芯包括使用透硅通孔选择性地耦合到所述第二管芯的信号。

公开(公告)号：US20070188188A1

公开(公告)日：2007-08-16

申请号：US11739538

申请日：2007-04-24

申请人： Zvi Or-Bach ,  Ze'ev Wurman ,  Adam Levinthal ,  Laurence Cooke ,  Stan Mihelcic

发明人： Zvi Or-Bach ,  Ze'ev Wurman ,  Adam Levinthal ,  Laurence Cooke ,  Stan Mihelcic

IPC分类号： H03K19/173

CPC分类号： H03K19/17736 ,  H01L2224/14 ,  H01L2224/16225 ,  H01L2224/73204 ,  H01L2924/15311 ,  H03K19/17728 ,  H03K19/1774 ,  H03K19/17796

摘要： A configurable logic array may include: a multiplicity of logic cells, containing look-up tables; customizable metal and via connection layers overlying the multiplicity of logic cells; a multiplicity of device customizable I/O cells; a multiplicity of configuration customizable RAM blocks; a ROM block with customizable contents; and a microprocessor with customizable I/O for configuring and testing the array, where the customizations may all be done on a single via layer.

摘要翻译： 可配置的逻辑阵列可以包括：多个逻辑单元，其包含查找表; 可定制的金属和覆盖多个逻辑单元的通孔连接层; 多个设备可定制的I / O单元; 多个配置可定制的RAM块; 具有可定制内容的ROM块; 以及具有可自定义I / O的微处理器，用于配置和测试阵列，其中定制可能都在单个通孔层上完成。

公开(公告)号：US06642744B2

公开(公告)日：2003-11-04

申请号：US09970871

申请日：2001-10-05

申请人： Zvi Or-Bach ,  Ze'ev Wurman ,  Richard Zeman ,  Laurance Cooke

发明人： Zvi Or-Bach ,  Ze'ev Wurman ,  Richard Zeman ,  Laurance Cooke

IPC分类号： H03K19177

CPC分类号： H01L27/118 ,  H03K19/17728 ,  H03K19/17736 ,  H03K19/1778 ,  H03K19/17796

摘要： This invention discloses a customizable logic array including an array of programmable cells having a multiplicity of inputs and a multiplicity of outputs; and customized interconnections providing permanent direct interconnections among at least a plurality of the multiplicity of inputs and at least a plurality of the multiplicity of outputs.

公开(公告)号：US06331790B1

公开(公告)日：2001-12-18

申请号：US09659783

申请日：2000-09-11

申请人： Zvi Or-Bach ,  Ze'ev Wurman ,  Richard Zeman ,  Laurance Cooke

发明人： Zvi Or-Bach ,  Ze'ev Wurman ,  Richard Zeman ,  Laurance Cooke

IPC分类号： H03K19177

CPC分类号： H01L27/118 ,  H03K19/17728 ,  H03K19/17736 ,  H03K19/1778 ,  H03K19/17796

摘要： This invention discloses a customizable and programmable integrated circuit device including at least first and second programmable logic cells, and at least two electrical conductive paths interconnecting the at least first and second programmable logic cells, at least a portion of which can be removed for customization of the integrated circuit device, wherein the at least first and second programmable logic cells are programmable by the application of an electrical signal thereto.

摘要翻译： 本发明公开了一种可定制和可编程的集成电路设备，其包括至少第一和第二可编程逻辑单元，以及至少两个导电路径，其互连至少第一和第二可编程逻辑单元，其至少一部分可以被去除以便定制 所述集成电路器件，其中所述至少第一和第二可编程逻辑单元可通过向其施加电信号来编程。

公开(公告)号：US09577642B2

公开(公告)日：2017-02-21

申请号：US12941074

申请日：2010-11-07

申请人： Zvi Or-Bach ,  Ze'ev Wurman

发明人： Zvi Or-Bach ,  Ze'ev Wurman

IPC分类号： H03K19/177

CPC分类号： H03K19/17748 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2924/14 ,  H01L2924/15311 ,  H03K19/17736 ,  H03K19/1778 ,  H01L2924/00014 ,  H01L2924/00

摘要： A method to form a 3D integrated circuit, the method including: fabricating two or more devices; connecting the devices together to form the 3D integrated circuit, where at least one of the devices has at least one unused designated dice line and at least one of the devices is a configurable device; and interconnecting at least two of the devices using Through Silicon Vias.

摘要翻译： 一种形成3D集成电路的方法，所述方法包括：制造两个或更多个器件; 将所述设备连接在一起以形成所述3D集成电路，其中所述设备中的至少一个具有至少一个未使用的指定管芯线，并且所述设备中的至少一个是可配置设备; 并使用透硅通孔使至少两个设备互连。

公开(公告)号：US09029173B2

公开(公告)日：2015-05-12

申请号：US13276312

申请日：2011-10-18

申请人： Zvi Or-Bach ,  Deepak C. Sekar ,  Brian Cronquist ,  Ze'ev Wurman

发明人： Zvi Or-Bach ,  Deepak C. Sekar ,  Brian Cronquist ,  Ze'ev Wurman

IPC分类号： H01L21/48 ,  H01L23/48 ,  H01L21/84 ,  H01L27/02 ,  H01L27/06 ,  H01L29/78 ,  H01L27/088 ,  H01L27/092 ,  H01L27/108 ,  H01L29/786 ,  H01L27/11 ,  H01L27/115 ,  H01L27/118 ,  H01L27/12 ,  H01L23/544 ,  H01L21/683 ,  H01L21/66 ,  H01L45/00 ,  H01L27/24 ,  H01L21/762

CPC分类号： H01L21/6835 ,  H01L21/76254 ,  H01L21/84 ,  H01L21/845 ,  H01L22/22 ,  H01L23/481 ,  H01L23/544 ,  H01L27/0207 ,  H01L27/0688 ,  H01L27/0694 ,  H01L27/088 ,  H01L27/092 ,  H01L27/10802 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/1108 ,  H01L27/1116 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11551 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/11803 ,  H01L27/1203 ,  H01L27/2436 ,  H01L27/2463 ,  H01L27/249 ,  H01L29/7841 ,  H01L29/785 ,  H01L29/78696 ,  H01L45/04 ,  H01L45/1226 ,  H01L45/146 ,  H01L45/1616 ,  H01L45/1683 ,  H01L2221/6835 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2924/12032 ,  H01L2924/1305 ,  H01L2924/13062 ,  H01L2924/13091 ,  H01L2924/1461 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/3011 ,  H01L2924/3025 ,  H01L2924/00014 ,  H01L2924/00 ,  H01L2924/00012

摘要： A method for formation of a semiconductor device, the method including: providing a first mono-crystalline layer including first transistors and first alignment marks; providing an interconnection layer including aluminum or copper on top of the first mono-crystalline layer; and then forming a second mono-crystalline layer on top of the first mono-crystalline layer interconnection layer by using a layer transfer step, and then processing second transistors on the second mono-crystalline layer including a step of forming a gate dielectric, where at least one of the second transistors is a p-type transistor and at least one of the second transistors is an n-type transistor.

摘要翻译： 一种形成半导体器件的方法，所述方法包括：提供包括第一晶体管和第一对准标记的第一单晶层; 在所述第一单晶层的顶部上提供包括铝或铜的互连层; 然后通过使用层转移步骤在第一单晶层互连层的顶部上形成第二单晶层，然后在第二单晶层上处理包括形成栅极电介质的步骤的第二晶体管，其中在 第二晶体管中的至少一个是p型晶体管，并且第二晶体管中的至少一个是n型晶体管。

公开(公告)号：US20130122672A1

公开(公告)日：2013-05-16

申请号：US13635436

申请日：2011-06-28

申请人： Zvi Or-Bach ,  Deepak Sekar ,  Brian Cronquist ,  Ze'ev Wurman

发明人： Zvi Or-Bach ,  Deepak Sekar ,  Brian Cronquist ,  Ze'ev Wurman

IPC分类号： H01L21/822 ,  H01L21/8238

CPC分类号： H01L21/8221 ,  G11C16/0483 ,  G11C17/06 ,  G11C17/14 ,  G11C29/82 ,  H01L21/6835 ,  H01L21/76254 ,  H01L21/8238 ,  H01L21/84 ,  H01L21/845 ,  H01L23/36 ,  H01L23/481 ,  H01L23/5252 ,  H01L23/5286 ,  H01L23/535 ,  H01L23/544 ,  H01L24/16 ,  H01L24/32 ,  H01L24/48 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/18 ,  H01L27/0207 ,  H01L27/0688 ,  H01L27/0694 ,  H01L27/092 ,  H01L27/105 ,  H01L27/10873 ,  H01L27/10876 ,  H01L27/10897 ,  H01L27/11 ,  H01L27/1104 ,  H01L27/1108 ,  H01L27/112 ,  H01L27/11206 ,  H01L27/11803 ,  H01L29/42392 ,  H01L29/785 ,  H01L29/78696 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73265 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2924/01066 ,  H01L2924/01322 ,  H01L2924/10253 ,  H01L2924/12032 ,  H01L2924/12042 ,  H01L2924/1305 ,  H01L2924/13062 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/1436 ,  H01L2924/1437 ,  H01L2924/1461 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19107 ,  H01L2924/3011 ,  H01L2924/3025 ,  H03K17/687 ,  H03K19/0948 ,  H03K19/17704 ,  H03K19/17756 ,  H03K19/17764 ,  H03K19/17796 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： A method for formation of a semiconductor device including a first wafer including a first single crystal layer comprising first transistors and first alignment mark, the method including: implanting to form a doped layer within a second wafer; forming a second mono-crystalline layer on top of the first wafer by transferring at least a portion of the doped layer using layer transfer step, and completing the formation of second transistors on the second mono-crystalline layer including a step of forming a gate dielectric followed by second transistors gate formation step, wherein the second transistors are horizontally oriented.

摘要翻译： 一种用于形成包括第一晶片的半导体器件的方法，所述第一晶片包括包括第一晶体管和第一对准标记的第一单晶层，所述方法包括：注入以在第二晶片内形成掺杂层; 通过使用层转移步骤转移至少一部分掺杂层，在第一晶片的顶部上形成第二单晶层，并且在第二单晶层上完成第二晶体管的形成，包括形成栅极电介质的步骤 随后是第二晶体管栅极形成步骤，其中第二晶体管是水平取向的。