公开(公告)号：US20130110465A1

公开(公告)日：2013-05-02

申请号：US13312219

申请日：2011-12-06

申请人： Chun-Ming Huang ,  Chi-Sheng Lin ,  Chien-Ming Wu

发明人： Chun-Ming Huang ,  Chi-Sheng Lin ,  Chien-Ming Wu

IPC分类号： G06F17/40

CPC分类号： G01R31/2856 ,  G01R31/31707

摘要： A chip structure having a history recording unit is provided. The chip structure includes a core circuit unit in addition to the history recording unit. The history recording unit includes a sensing unit, a record unit, and a deliver unit. The sensing unit detects the status of the core circuit unit and generates history information accordingly. The history information is saved into the record unit and can be further output by the deliver unit. Thus, the history information of the chip structure can be recorded and effectively used to eliminate the reliability problem of the chip structure.

摘要翻译： 提供具有历史记录单元的芯片结构。 除了历史记录单元之外，芯片结构还包括核心电路单元。 历史记录单元包括感测单元，记录单元和传送单元。 感测单元检测核心电路单元的状态并相应地生成历史信息。 历史信息被保存到记录单元中，并且可以由传送单元进一步输出。 因此，可以记录和有效地利用芯片结构的历史信息来消除芯片结构的可靠性问题。

公开(公告)号：US20110188210A1

公开(公告)日：2011-08-04

申请号：US12752345

申请日：2010-04-01

申请人： Chun-Ming Huang ,  Chin-Long Wey ,  Chien-Ming Wu ,  Chih-Chyau Yang ,  Shih-Lun Chen ,  Chi-Shi Chen ,  Chi-Sheng Lin

发明人： Chun-Ming Huang ,  Chin-Long Wey ,  Chien-Ming Wu ,  Chih-Chyau Yang ,  Shih-Lun Chen ,  Chi-Shi Chen ,  Chi-Sheng Lin

IPC分类号： H05K1/14 ,  H05K7/00

CPC分类号： H05K1/14 ,  H01L2224/16227 ,  H01L2924/15153 ,  H01L2924/15311 ,  H05K7/00

摘要： A three-dimensional SoC structure formed by stacking multiple chip modules is provided. The three-dimensional SoC structure includes at least two vertical SoC modules and at least one connector module, wherein each connector module electrically connects two vertical SoC modules. Each vertical SoC module is constructed by stacking at least two chip modules vertically. Each chip module includes a module circuit board and at least one preset element. A recess is formed in each module circuit board and provided with a first connecting interface for electrically connecting with the corresponding at least one preset element. The at least two vertical SoC modules are connected by the connector module to form a three-dimensional SoC structure with multiple functions. Besides, the recesses formed in the module circuit boards provide effective heat dissipation paths for the preset elements.

摘要翻译： 提供了通过堆叠多个芯片模块形成的三维SoC结构。 三维SoC结构包括至少两个垂直SoC模块和至少一个连接器模块，其中每个连接器模块电连接两个垂直SoC模块。 每个垂直SoC模块通过垂直堆叠至少两个芯片模块构成。 每个芯片模块包括模块电路板和至少一个预设元件。 在每个模块电路板中形成凹部，并设置有用于与相应的至少一个预设元件电连接的第一连接接口。 至少两个垂直SoC模块通过连接器模块连接，形成具有多种功能的三维SoC结构。 此外，形成在模块电路板中的凹部为预设元件提供有效的散热路径。

公开(公告)号：US08219879B2

公开(公告)日：2012-07-10

申请号：US12707848

申请日：2010-02-18

申请人： Chien-Ming Wu ,  Ming-Der Shieh ,  Chun-Ming Huang ,  Chi-Sheng Lin ,  Shih-Hao Fang ,  Shing-Chung Tang

发明人： Chien-Ming Wu ,  Ming-Der Shieh ,  Chun-Ming Huang ,  Chi-Sheng Lin ,  Shih-Hao Fang ,  Shing-Chung Tang

IPC分类号： H03M13/00 ,  G11C29/00 ,  G06F11/00

CPC分类号： H03M13/116 ,  H03M13/1137 ,  H03M13/6505 ,  H03M13/6566

摘要： A method for arranging memories of a low-complexity low-density parity-check (LDPC) decoder and a low-complexity LDPC decoder using the same method are provided. The main idea of the method for arranging memories of a low-complexity LDPC decoder is to merge at least one or two small-capacity memory blocks into one memory group, so that the memory area can be reduced and the power consumption in reading or writing data is lowered. Besides, as the merged memory group shares the same address line in reading or writing data, at least one delay unit is used to adjust the reading or writing order and thereby ensure data validity. A low-complexity LDPC decoder using the disclosed method can meet the demands of high processing rate and low power consumption.

摘要翻译： 提供了一种用于使用相同方法来布置低复杂度低密度奇偶校验（LDPC）解码器和低复杂度LDPC解码器的存储器的方法。 用于布置低复杂度LDPC解码器的存储器的方法的主要思想是将至少一个或两个小容量存储器块合并到一个存储器组中，使得存储器区域可以减少，读取或写入中的功耗 数据降低。 此外，由于合并的存储器组在读取或写入数据时共享相同的地址线，所以使用至少一个延迟单元来调整读取或写入顺序，从而确保数据的有效性。 使用所公开的方法的低复杂度LDPC解码器可以满足高处理速率和低功耗的需求。

公开(公告)号：US20130291628A1

公开(公告)日：2013-11-07

申请号：US13547061

申请日：2012-07-12

申请人： Chun-ming Huang ,  Chen-chia Chen ,  Chi-Sheng Lin ,  Chien-ming Wu

发明人： Chun-ming Huang ,  Chen-chia Chen ,  Chi-Sheng Lin ,  Chien-ming Wu

IPC分类号： G01N33/49 ,  G01N21/85 ,  G01N27/74

CPC分类号： G01N21/85 ,  G01N15/0272 ,  G01N2015/0065 ,  G01N2021/8571

摘要： A microparticle detecting apparatus is disclosed and includes at least one detection unit, each of which includes: a first sieve having at least a first mesh, a separator stacked on one side of the first sieve and having a separator hole, and a second sieve stacked on one side of the separator and having several second meshes. The diameter of the second mesh is smaller than that of the first mesh, and the first and second meshes are misaligned with each other in a vertical direction of the first and second sieves. The detection unit further includes at least a sensor aligned with the first or second mesh for detecting microparticles trapping into the first mesh or passing through the second mesh. Therefore, the microparticle detecting apparatus is suitably used for detecting or counting any microparticles with different size, to effectively shorten the detection processes of sample fluids.

摘要翻译： 公开了一种微粒检测装置，包括至少一个检测单元，每个检测单元包括：具有至少第一筛网的第一筛网，堆叠在第一筛子的一侧上并具有分隔件孔的隔板，以及堆叠的第二筛 在分离器的一侧并具有多个第二网格。 第二网格的直径小于第一网格的直径，并且第一和第二网格在第一和第二筛网的垂直方向上彼此不对准。 检测单元还包括至少一个与第一或第二网格对准的传感器，用于检测捕获到第一网孔中的微粒或通过第二网孔。 因此，微粒检测装置适合用于检测或计数不同尺寸的微粒，以有效地缩短样品流体的检测过程。

公开(公告)号：US08199510B2

公开(公告)日：2012-06-12

申请号：US12685723

申请日：2010-01-12

申请人： Chun-Ming Huang ,  Chien-Ming Wu ,  Chih-Chyau Yang ,  Shih-Lun Chen ,  Chin-Long Wey ,  Chi-Shi Chen ,  Chi-Sheng Lin

发明人： Chun-Ming Huang ,  Chien-Ming Wu ,  Chih-Chyau Yang ,  Shih-Lun Chen ,  Chin-Long Wey ,  Chi-Shi Chen ,  Chi-Sheng Lin

IPC分类号： H05K7/20

CPC分类号： H05K7/20 ,  H01L23/49833 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/16145 ,  H01L2225/0652 ,  H01L2225/06572 ,  H01L2225/1023 ,  H01L2225/107 ,  H01L2225/1094 ,  H05K1/0272 ,  H05K1/144 ,  H05K1/181 ,  H05K3/284 ,  H05K2201/064 ,  H05K2201/09063 ,  H05K2201/10378 ,  H05K2201/10674 ,  H05K2201/2018 ,  H05K2203/1572

摘要： A multi-layer system-on-chip (SoC) module structure is provided. The multi-layer SoC module structure includes at least two circuit board module layers and at least one connector module layer. Each connector module layer is sandwiched between and thus electrically connects two circuit board module layers such that the SoC module structure is formed by stacking. Each circuit board module layer is composed of at least one circuit board module while each connector module layer is composed of at least one connector module. Hence, the SoC module structure can be manufactured as a three-dimensional structure, thus allowing highly flexible connections within the SoC module structure.

摘要翻译： 提供了多层片上系统（SoC）模块结构。 多层SoC模块结构包括至少两个电路板模块层和至少一个连接器模块层。 每个连接器模块层夹在两个电路板模块层之间并由此电连接，使得SoC模块结构通过堆叠形成。 每个电路板模块层由至少一个电路板模块组成，而每个连接器模块层由至少一个连接器模块组成。 因此，SoC模块结构可以制造为三维结构，从而允许SoC模块结构内的高度灵活的连接。

公开(公告)号：US20110096506A1

公开(公告)日：2011-04-28

申请号：US12685723

申请日：2010-01-12

申请人： Chun-Ming Huang ,  Chien-Ming Wu ,  Chih-Chyau Yang ,  Shih-Lun Chen ,  Chin-Long Wey ,  Chi-Shi Chen ,  Chi-Sheng Lin

发明人： Chun-Ming Huang ,  Chien-Ming Wu ,  Chih-Chyau Yang ,  Shih-Lun Chen ,  Chin-Long Wey ,  Chi-Shi Chen ,  Chi-Sheng Lin

IPC分类号： H05K7/20 ,  H05K7/00

CPC分类号： H05K7/20 ,  H01L23/49833 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/105 ,  H01L2224/16145 ,  H01L2225/0652 ,  H01L2225/06572 ,  H01L2225/1023 ,  H01L2225/107 ,  H01L2225/1094 ,  H05K1/0272 ,  H05K1/144 ,  H05K1/181 ,  H05K3/284 ,  H05K2201/064 ,  H05K2201/09063 ,  H05K2201/10378 ,  H05K2201/10674 ,  H05K2201/2018 ,  H05K2203/1572

摘要： A multi-layer system-on-chip (SoC) module structure is provided. The multi-layer SoC module structure includes at least two circuit board module layers and at least one connector module layer. Each connector module layer is sandwiched between and thus electrically connects two circuit board module layers such that the SoC module structure is formed by stacking. Each circuit board module layer is composed of at least one circuit board module while each connector module layer is composed of at least one connector module. Hence, the SoC module structure can be manufactured as a three-dimensional structure, thus allowing highly flexible connections within the SoC module structure.

摘要翻译： 提供了多层片上系统（SoC）模块结构。 多层SoC模块结构包括至少两个电路板模块层和至少一个连接器模块层。 每个连接器模块层夹在两个电路板模块层之间并由此电连接，使得SoC模块结构通过堆叠形成。 每个电路板模块层由至少一个电路板模块组成，而每个连接器模块层由至少一个连接器模块组成。 因此，SoC模块结构可以制造为三维结构，从而允许SoC模块结构内的高度灵活的连接。

公开(公告)号：US08399303B1

公开(公告)日：2013-03-19

申请号：US13308604

申请日：2011-12-01

申请人： Chun-Ming Huang ,  Chi-Sheng Lin ,  Chi-Shi Chen ,  Chien-Ming Wu

发明人： Chun-Ming Huang ,  Chi-Sheng Lin ,  Chi-Shi Chen ,  Chien-Ming Wu

IPC分类号： H01L21/44 ,  H01L21/48

CPC分类号： H01L25/18 ,  H01L23/3121 ,  H01L23/3128 ,  H01L23/49861 ,  H01L24/16 ,  H01L2224/131 ,  H01L2224/16225 ,  H01L2224/16235 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2224/81 ,  H01L2924/014

摘要： The present invention provides a method for manufacturing a modularized integrated circuit (IC). The method includes the following steps: providing a base; and coupling an input/output module with the base. The base includes a lead-frame and a first package. The first package covers the lead-frame but exposes first contact points. The input/output module includes a first substrate, a plurality of first conducting columns, and a plurality of third contact points. A portion of each of the third contact points is electrically connected to a corresponding one of the first contact points. The method enhances the flexibility of IC design, and reduces the time and costs of developing new process techniques.

摘要翻译： 本发明提供了一种用于制造模块化集成电路（IC）的方法。 该方法包括以下步骤：提供基座; 并将输入/输出模块与基座耦合。 基座包括引线框架和第一封装。 第一个封装覆盖引线框架，但暴露了第一个接触点。 输入/输出模块包括第一基板，多个第一导电柱和多个第三接触点。 每个第三接触点的一部分电连接到相应的一个第一接触点。 该方法提高了IC设计的灵活性，并缩短了开发新工艺技术的时间和成本。

公开(公告)号：US08274794B2

公开(公告)日：2012-09-25

申请号：US12752345

申请日：2010-04-01

申请人： Chun-Ming Huang ,  Chin-Long Wey ,  Chien-Ming Wu ,  Chih-Chyau Yang ,  Shih-Lun Chen ,  Chi-Shi Chen ,  Chi-Sheng Lin

发明人： Chun-Ming Huang ,  Chin-Long Wey ,  Chien-Ming Wu ,  Chih-Chyau Yang ,  Shih-Lun Chen ,  Chi-Shi Chen ,  Chi-Sheng Lin

IPC分类号： H05K7/00 ,  H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC分类号： H05K1/14 ,  H01L2224/16227 ,  H01L2924/15153 ,  H01L2924/15311 ,  H05K7/00

摘要： A three-dimensional SoC structure formed by stacking multiple chip modules is provided. The three-dimensional SoC structure includes at least two vertical SoC modules and at least one connector module, wherein each connector module electrically connects two vertical SoC modules. Each vertical SoC module is constructed by stacking at least two chip modules vertically. Each chip module includes a module circuit board and at least one preset element. A recess is formed in each module circuit board and provided with a first connecting interface for electrically connecting with the corresponding at least one preset element. The at least two vertical SoC modules are connected by the connector module to form a three-dimensional SoC structure with multiple functions. Besides, the recesses formed in the module circuit boards provide effective heat dissipation paths for the preset elements.

摘要翻译： 提供了通过堆叠多个芯片模块形成的三维SoC结构。 三维SoC结构包括至少两个垂直SoC模块和至少一个连接器模块，其中每个连接器模块电连接两个垂直SoC模块。 每个垂直SoC模块通过垂直堆叠至少两个芯片模块构成。 每个芯片模块包括模块电路板和至少一个预设元件。 在每个模块电路板中形成凹部，并设置有用于与相应的至少一个预设元件电连接的第一连接接口。 至少两个垂直SoC模块通过连接器模块连接，形成具有多种功能的三维SoC结构。 此外，形成在模块电路板中的凹部为预设元件提供有效的散热路径。

公开(公告)号：US20100330741A1

公开(公告)日：2010-12-30

申请号：US12570049

申请日：2009-09-30

申请人： Chun-Ming Huang ,  Chien-Ming Wu ,  Chih-Chyau Yang ,  Shih-Lun Chen ,  Chin-Long Wey ,  Chi-Shi Chen ,  Chi-Sheng Lin

发明人： Chun-Ming Huang ,  Chien-Ming Wu ,  Chih-Chyau Yang ,  Shih-Lun Chen ,  Chin-Long Wey ,  Chi-Shi Chen ,  Chi-Sheng Lin

IPC分类号： H01L21/56

CPC分类号： H01L23/3128 ,  H01L23/38 ,  H01L23/467 ,  H01L25/105 ,  H01L25/16 ,  H01L2225/1005 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/0002 ,  H01L2924/19105 ,  H01L2924/00

摘要： A fabrication method for a system-on-chip (SoC) module is provided. The fabrication method includes the steps of providing at least two SoC sub-modules and connecting the SoC sub-modules. The SoC sub-modules are electrically connected with each other by connection interfaces of the SoC sub-modules so as to form the SoC module. As the SoC sub-modules have been verified in advance, the time required for verifying the resulting SoC module can be significantly reduced. As for application-specific SoC modules, they are fabricated by connecting with application-specific SoC sub-modules via the appropriate connection interfaces. Thus, the time and costs for developing SoC modules can both be minimized.

摘要翻译： 提供了一种片上系统（SoC）模块的制造方法。 该制造方法包括提供至少两个SoC子模块并连接SoC子模块的步骤。 SoC子模块通过SoC子模块的连接接口彼此电连接，形成SoC模块。 由于SoC子模块已经被提前验证，所以可以显着地减少验证所得到的SoC模块所需的时间。 对于特定于应用的SoC模块，它们是通过与特定应用的SoC子模块通过适当的连接接口进行连接而制造的。 因此，开发SoC模块的时间和成本都可以最小化。

公开(公告)号：US20110138248A1

公开(公告)日：2011-06-09

申请号：US12707848

申请日：2010-02-18

申请人： Chien-Ming Wu ,  Ming-Der Shieh ,  Chun-Ming Huang ,  Chi-Sheng Lin ,  Shih-Hao Fang ,  Shing-Chung Tang

发明人： Chien-Ming Wu ,  Ming-Der Shieh ,  Chun-Ming Huang ,  Chi-Sheng Lin ,  Shih-Hao Fang ,  Shing-Chung Tang

IPC分类号： H03M13/05 ,  G06F11/10

CPC分类号： H03M13/116 ,  H03M13/1137 ,  H03M13/6505 ,  H03M13/6566

摘要： A method for arranging memories of a low-complexity low-density parity-check (LDPC) decoder and a low-complexity LDPC decoder using the same method are provided. The main idea of the method for arranging memories of a low-complexity LDPC decoder is to merge at least one or two small-capacity memory blocks into one memory group, so that the memory area can be reduced and the power consumption in reading or writing data is lowered. Besides, as the merged memory group shares the same address line in reading or writing data, at least one delay unit is used to adjust the reading or writing order and thereby ensure data validity. A low-complexity LDPC decoder using the disclosed method can meet the demands of high processing rate and low power consumption.

摘要翻译： 提供了一种用于使用相同方法来布置低复杂度低密度奇偶校验（LDPC）解码器和低复杂度LDPC解码器的存储器的方法。 用于布置低复杂度LDPC解码器的存储器的方法的主要思想是将至少一个或两个小容量存储器块合并到一个存储器组中，使得存储器区域可以减少，读取或写入中的功耗 数据降低。 此外，由于合并的存储器组在读取或写入数据时共享相同的地址线，所以使用至少一个延迟单元来调整读取或写入顺序，从而确保数据的有效性。 使用所公开的方法的低复杂度LDPC解码器可以满足高处理速率和低功耗的需求。