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    CoSix process to improve junction leakage
    1.
    发明授权
    CoSix process to improve junction leakage 有权
    CoSix工艺改善结漏

    公开(公告)号：US06551927B1

    公开(公告)日：2003-04-22

    申请号：US09880920

    申请日：2001-06-15

    申请人： Dian-Hau Chen ,  Kwang-Ming Lin ,  Yu-Ku Lin ,  Tong-Hua Kuan ,  Jin-Kuen Lan

    发明人： Dian-Hau Chen ,  Kwang-Ming Lin ,  Yu-Ku Lin ,  Tong-Hua Kuan ,  Jin-Kuen Lan

    IPC分类号： H01L2144

    CPC分类号： H01L29/665 ,  H01L21/28518

    摘要： A cobalt silicide process having a titanium-rich/titanium nitride capping layer to improve junction leakage is described. Semiconductor device structures to be silicided are formed in and on a semiconductor substrate. A cobalt layer is deposited overlying the semiconductor device structures. A titanium-rich/titanium nitride capping layer is deposited overlying the cobalt layer. Thereafter, a cobalt silicide layer is formed on the semiconductor device structures. The titanium-rich/titanium nitride capping layer and an unreacted portion of the cobalt layer are removed to complete fabrication of the integrated circuit device.

    摘要翻译： 描述了具有富钛/氮化钛覆盖层以改善结漏电的硅化钴工艺。 半导体衬底上形成硅化硅半导体器件结构。 覆盖在半导体器件结构上的钴层被沉积。 覆盖在钴层上的富钛/氮化钛覆盖层被沉积。 此后，在半导体器件结构上形成钴硅化物层。 除去富钛/氮化钛覆盖层和钴层的未反应部分以完成集成电路器件的制造。

    Mask treatment for double patterning design
    3.
    发明授权
    Mask treatment for double patterning design 有权
    双面图案设计的面膜治疗

    公开(公告)号：US09257279B2

    公开(公告)日：2016-02-09

    申请号：US13434366

    申请日：2012-03-29

    申请人： Jiing-Feng Yang ,  Chii-Ping Chen ,  Dian-Hau Chen

    发明人： Jiing-Feng Yang ,  Chii-Ping Chen ,  Dian-Hau Chen

    IPC分类号： H01L21/32 ,  H01L21/337 ,  H01L21/033 ,  H01L21/311 ,  H01L21/3213

    CPC分类号： H01L21/0337 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/32139

    摘要： A method of forming a semiconductor device, and a product formed thereby, is provided. The method includes forming a pattern in a mask layer using, for example, double patterning or multi-patterning techniques. The mask is treated to smooth or round sharp corners. In an embodiment in which a positive pattern is formed in the mask, the treatment may comprise a plasma process or an isotropic wet etch. In an embodiment in which a negative pattern is formed in the mask, the treatment may comprise formation of conformal layer over the mask pattern. The conformal layer will have the effect of rounding the sharp corners. Other techniques may be used to smooth or round the corners of the mask.

    摘要翻译： 提供了一种形成半导体器件的方法，以及由此形成的产品。 该方法包括使用例如双图案化或多图案化技术在掩模层中形成图案。 将面罩处理成平滑或圆形的尖角。 在其中在掩模中形成正型图案的实施例中，处理可以包括等离子体工艺或各向同性的湿蚀刻。 在其中在掩模中形成阴性图案的实施例中，治疗可以包括在掩模图案上形成共形层。 保形层将具有使锐角四舍五入的效果。 可以使用其它技术来平滑或圆形掩模的角部。

    Semiconductor devices and methods of manufacture thereof
    4.
    发明授权
    Semiconductor devices and methods of manufacture thereof 有权
    半导体器件及其制造方法

    公开(公告)号：US08786094B2

    公开(公告)日：2014-07-22

    申请号：US13540464

    申请日：2012-07-02

    申请人： Chung-Min Fu ,  Wen-Hao Chen ,  Dian-Hau Chen

    发明人： Chung-Min Fu ,  Wen-Hao Chen ,  Dian-Hau Chen

    IPC分类号： H01L23/50 ,  H01L21/768 ,  H01L23/538

    CPC分类号： H01L21/768 ,  H01L21/76816 ,  H01L23/5283 ,  H01L23/5286 ,  H01L23/538 ,  H01L2924/0002 ,  H01L2924/01079 ,  H01L2924/00

    摘要： Semiconductor devices and methods of manufacture thereof are disclosed. In one embodiment, a semiconductor device includes a workpiece and a plurality of first conductive lines disposed over the workpiece in a metallization layer. A plurality of second conductive lines is disposed over the workpiece in the metallization layer. The plurality of second conductive lines comprises a greater vertical height in a cross-sectional view of the workpiece than a vertical height of the plurality of first conductive lines.

    摘要翻译： 公开了半导体器件及其制造方法。 在一个实施例中，半导体器件包括工件和在金属化层中设置在工件上的多个第一导电线。 多个第二导线设置在金属化层中的工件上方。 多个第二导电线在工件的横截面视图中包括比多个第一导电线的垂直高度更大的垂直高度。

    Mask Treatment for Double Patterning Design
    5.
    发明申请
    Mask Treatment for Double Patterning Design 有权
    双重图案设计的面膜治疗

    公开(公告)号：US20130260563A1

    公开(公告)日：2013-10-03

    申请号：US13434366

    申请日：2012-03-29

    申请人： Jiing-Feng Yang ,  Chii-Ping Chen ,  Dian-Hau Chen

    发明人： Jiing-Feng Yang ,  Chii-Ping Chen ,  Dian-Hau Chen

    IPC分类号： H01L21/32

    CPC分类号： H01L21/0337 ,  H01L21/31111 ,  H01L21/31116 ,  H01L21/32139

    摘要： A method of forming a semiconductor device, and a product formed thereby, is provided. The method includes forming a pattern in a mask layer using, for example, double patterning or multi-patterning techniques. The mask is treated to smooth or round sharp corners. In an embodiment in which a positive pattern is formed in the mask, the treatment may comprise a plasma process or an isotropic wet etch. In an embodiment in which a negative pattern is formed in the mask, the treatment may comprise formation of conformal layer over the mask pattern. The conformal layer will have the effect of rounding the sharp corners. Other techniques may be used to smooth or round the corners of the mask.

    摘要翻译： 提供了一种形成半导体器件的方法，以及由此形成的产品。 该方法包括使用例如双图案化或多图案化技术在掩模层中形成图案。 将面罩处理成平滑或圆形的尖角。 在其中在掩模中形成正型图案的实施例中，处理可以包括等离子体工艺或各向同性的湿蚀刻。 在其中在掩模中形成阴性图案的实施例中，治疗可以包括在掩模图案上形成共形层。 保形层将具有使锐角四舍五入的效果。 可以使用其它技术来平滑或圆形掩模的角部。

    Damascene method employing multi-layer etch stop layer
    8.
    发明授权
    Damascene method employing multi-layer etch stop layer 有权
    使用多层蚀刻停止层的镶嵌方法

    公开(公告)号：US06734116B2

    公开(公告)日：2004-05-11

    申请号：US10044599

    申请日：2002-01-11

    申请人： Cheng-Cheng Guo ,  Dian-Hau Chen ,  Li-Kong Turn ,  Han-Ming Sheng

    发明人： Cheng-Cheng Guo ,  Dian-Hau Chen ,  Li-Kong Turn ,  Han-Ming Sheng

    IPC分类号： H01L2131

    CPC分类号： H01L21/76834 ,  H01L21/31116 ,  H01L21/76808 ,  H01L21/76832

    摘要： Within a damascene method for forming a microelectronic fabrication, there is employed an etch stop layer comprising a comparatively low dielectric constant dielectric material sub-layer having formed thereupon a comparatively high dielectric constant dielectric material sub-layer. Within the method there is also simultaneously etched: (1) an anti-reflective coating layer from an inter-metal dielectric layer; and (2) the etch stop layer from a contact region. The microelectronic fabrication is formed with enhanced performance and enhanced reliability.

    摘要翻译： 在用于形成微电子制造的镶嵌方法中，采用了包括相对较低的介电常数介电材料子层的比较低的介电常数介电材料子层的蚀刻停止层，该层具有相当高的介电常数介电材料子层。 在该方法中，还同时蚀刻：（1）来自金属间介电层的抗反射涂层; 和（2）来自接触区域的蚀刻停止层。 微电子制造形成具有增强的性能和增强的可靠性。

    Photoexposure method for facilitating photoresist stripping
    9.
    发明授权
    Photoexposure method for facilitating photoresist stripping 有权
    用于促进光刻胶剥离的曝光方法

    公开(公告)号：US06664194B1

    公开(公告)日：2003-12-16

    申请号：US09270588

    申请日：1999-03-18

    申请人： Dian-Hau Chen ,  Chiang-Jen Peng ,  Wei-Kay Chiu

    发明人： Dian-Hau Chen ,  Chiang-Jen Peng ,  Wei-Kay Chiu

    IPC分类号： H01L21306

    CPC分类号： H01L21/0274 ,  G03F7/42 ,  G03F7/422 ,  H01L21/31138 ,  Y10S438/949

    摘要： There is first provided a substrate 10 and a target layer 12. There is then formed upon the target layer a patterned positive photoresist layer 14. There is then processed the target layer while employing the patterned positive photoresist layer as a mask layer, to thus form a processed target layer and a processed patterned positive photoresist layer. There is then photoexposed 18 the processed patterned positive photoresist layer to enhance its solubility. Finally, there is then stripped from the processed target layer the photoexposed processed patterned positive photoresist layer while employing a solvent.

    摘要翻译： 首先提供衬底10和目标层12.然后在目标层上形成图案化的正性光致抗蚀剂层14.然后在使用图案化的正性光致抗蚀剂层作为掩模层的同时处理目标层，从而形成 经处理的目标层和经处理的图案化的正性光致抗蚀剂层。 然后将经处理的图案化的正性光致抗蚀剂层照射18以增强其溶解度。 最后，在使用溶剂的同时，从经处理的目标层剥离经光刻处理的图案化的正性光致抗蚀剂层。

    Interconnect structure having smaller transition layer via
    10.
    发明授权
    Interconnect structure having smaller transition layer via 有权
    互连结构具有较小的过渡层通孔

    公开(公告)号：US09553043B2

    公开(公告)日：2017-01-24

    申请号：US13438565

    申请日：2012-04-03

    申请人： Lee-Chung Lu ,  Wen-Hao Chen ,  Yuan-Te Hou ,  Fang-Yu Fan ,  Yu-Hsiang Kao ,  Dian-Hau Chen ,  Shyue-Shyh Lin ,  Chii-Ping Chen

    发明人： Lee-Chung Lu ,  Wen-Hao Chen ,  Yuan-Te Hou ,  Fang-Yu Fan ,  Yu-Hsiang Kao ,  Dian-Hau Chen ,  Shyue-Shyh Lin ,  Chii-Ping Chen

    IPC分类号： H01L23/522 ,  H01L23/528

    CPC分类号： H01L23/5226 ,  H01L23/5283 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An interconnect structure including a bottom layer over a substrate, where the bottom layer includes at least one bottom layer line and at least one bottom layer via. The interconnect structure further includes a transition layer over the bottom layer, where the transition layer includes at least one transition layer line and at least one transition layer via. The interconnect structure further includes a top layer over the transition layer, where the top layer includes at least one top layer line and at least one top layer via. The at least one transition layer via has a cross sectional area at least 30% less than a cross sectional area of the at least one top layer via.

    摘要翻译： 一种互连结构，其包括在衬底上的底层，其中底层包括至少一个底层线和至少一个底层通孔。 互连结构还包括在底层上的过渡层，其中过渡层包括至少一个过渡层线和至少一个过渡层通孔。 互连结构还包括过渡层上的顶层，其中顶层包括至少一个顶层线和至少一个顶层通孔。 所述至少一个过渡层通孔具有比所述至少一个顶层通孔的横截面面积小至少30％的横截面面积。