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    Method for leakage reduction in fabrication of high-density FRAM arrays
    5.
    发明授权
    Method for leakage reduction in fabrication of high-density FRAM arrays 有权
    高密度FRAM阵列制造中泄漏减少的方法

    公开(公告)号：US08093070B2

    公开(公告)日：2012-01-10

    申请号：US11706722

    申请日：2007-02-15

    申请人： Francis Gabriel Celii ,  Kezhakkedath R. Udayakumar ,  Gregory B. Shinn ,  Theodore S. Moise ,  Scott R. Summerfelt

    发明人： Francis Gabriel Celii ,  Kezhakkedath R. Udayakumar ,  Gregory B. Shinn ,  Theodore S. Moise ,  Scott R. Summerfelt

    IPC分类号： H01L21/00

    CPC分类号： H01L28/75 ,  H01L27/11507 ,  H01L28/55

    摘要： A method is provided for fabricating a ferroelectric capacitor structure including a method for etching and cleaning patterned ferroelectric capacitor structures in a semiconductor device. The method comprises etching portions of an upper electrode, etching ferroelectric material, and etching a lower electrode to define a patterned ferroelectric capacitor structure, and etching a portion of a lower electrode diffusion barrier structure. The method further comprises ashing the patterned ferroelectric capacitor structure using a first ashing process, where the ash comprises an oxygen/nitrogen/water-containing ash, performing a wet clean process after the first ashing process, and ashing the patterned ferroelectric capacitor structure using a second ashing process.

    摘要翻译： 提供一种用于制造铁电电容器结构的方法，其包括在半导体器件中蚀刻和清洁图案化的铁电电容器结构的方法。 该方法包括蚀刻上电极的部分，蚀刻铁电材料，并蚀刻下电极以限定图案化的铁电电容器结构，以及蚀刻下电极扩散阻挡结构的一部分。 所述方法还包括使用第一灰化过程灰化所述图案化的铁电电容器结构，其中所述灰分包括含氧/氮/水的灰分，在所述第一灰化处理之后执行湿式清洁处理，以及使用 第二次灰化过程。

    Method for leakage reduction in fabrication of high-density FRAM arrays
    6.
    发明申请
    Method for leakage reduction in fabrication of high-density FRAM arrays 有权
    高密度FRAM阵列制造中泄漏减少的方法

    公开(公告)号：US20080081380A1

    公开(公告)日：2008-04-03

    申请号：US11706722

    申请日：2007-02-15

    申请人： Francis Gabriel Celii ,  Kezhakkedath R. Udayakumar ,  Gregory B. Shinn ,  Theodore S. Moise ,  Scott R. Summerfelt

    发明人： Francis Gabriel Celii ,  Kezhakkedath R. Udayakumar ,  Gregory B. Shinn ,  Theodore S. Moise ,  Scott R. Summerfelt

    IPC分类号： H01L21/00

    CPC分类号： H01L28/75 ,  H01L27/11507 ,  H01L28/55

    摘要： A method is provided for fabricating a ferroelectric capacitor structure including a method for etching and cleaning patterned ferroelectric capacitor structures in a semiconductor device. The method comprises etching portions of an upper electrode, etching ferroelectric material, and etching a lower electrode to define a patterned ferroelectric capacitor structure, and etching a portion of a lower electrode diffusion barrier structure. The method further comprises ashing the patterned ferroelectric capacitor structure using a first ashing process, where the ash comprises an oxygen/nitrogen/water-containing ash, performing a wet clean process after the first ashing process, and ashing the patterned ferroelectric capacitor structure using a second ashing process.

    摘要翻译： 提供一种用于制造铁电电容器结构的方法，其包括在半导体器件中蚀刻和清洁图案化的铁电电容器结构的方法。 该方法包括蚀刻上电极的部分，蚀刻铁电材料，并蚀刻下电极以限定图案化的铁电电容器结构，以及蚀刻下电极扩散阻挡结构的一部分。 所述方法还包括使用第一灰化过程灰化所述图案化的铁电电容器结构，其中所述灰分包括含氧/氮/水的灰分，在所述第一灰化处理之后执行湿式清洁处理，以及使用 第二次灰化过程。

    Method of forming PZT ferroelectric capacitors for integrated circuits
    7.
    发明授权
    Method of forming PZT ferroelectric capacitors for integrated circuits 有权
    形成用于集成电路的PZT铁电电容器的方法

    公开(公告)号：US07935543B2

    公开(公告)日：2011-05-03

    申请号：US12472265

    申请日：2009-05-26

    申请人： Theodore S. Moise, IV ,  Scott R. Summerfelt ,  Kezhakkedath R. Udayakumar

    发明人： Theodore S. Moise, IV ,  Scott R. Summerfelt ,  Kezhakkedath R. Udayakumar

    IPC分类号： H01L21/00

    CPC分类号： H01L27/11502 ,  H01L27/11507 ,  H01L28/55

    摘要： One aspect of the invention relates to a method of manufacturing an integrated circuit comprising forming an array of ferroelectric memory cells on a semiconductor substrate, heating the substrate to a temperature near a Curie temperature of the ferroelectric cores, and subjecting the substrate to a temperature program, whereby thermally induced stresses on the ferroelectric cores cause a switched polarization of the cores to increase by at least about 25% as the cores cool to about room temperature. Embodiments of the invention include metal filled vias of expanded cross-section above and below the ferroelectric cores, which increase the thermal stresses on the ferroelectric cores during cooling.

    摘要翻译： 本发明的一个方面涉及一种制造集成电路的方法，包括在半导体衬底上形成铁电存储器单元的阵列，将衬底加热到​​铁电芯的居里温度附近的温度，并对衬底进行温度程序 ，由此当铁芯冷却至约室温时，铁电芯上的热诱导应力使芯的开关极化增加至少约25％。 本发明的实施例包括在铁电体芯上方和下方扩展横截面的金属填充通孔，其增加了在冷却期间铁电芯上的热应力。

    Ferroelectric capacitor stack etch cleaning methods
    8.
    发明授权
    Ferroelectric capacitor stack etch cleaning methods 有权
    铁电电容堆栈蚀刻清洗方法

    公开(公告)号：US07220600B2

    公开(公告)日：2007-05-22

    申请号：US11016400

    申请日：2004-12-17

    申请人： Scott R. Summerfelt ,  Lindsey H. Hall ,  Kezhakkedath R. Udayakumar ,  Theodore S. Moise, IV

    发明人： Scott R. Summerfelt ,  Lindsey H. Hall ,  Kezhakkedath R. Udayakumar ,  Theodore S. Moise, IV

    IPC分类号： H01G7/06 ,  H01L32/00

    CPC分类号： H01L21/0206 ,  H01L21/02071 ,  H01L28/55 ,  H01L28/57 ,  H01L28/65 ,  H01L28/75

    摘要： Methods (100) are provided for fabricating a ferroelectric capacitor structure including methods (128) for etching and cleaning patterned ferroelectric capacitor structures in a semiconductor device. The methods comprise etching (140, 200) portions of an upper electrode, etching (141, 201) ferroelectric material, and etching (142, 202) a lower electrode to define a patterned ferroelectric capacitor structure, and etching (143, 206) a portion of a lower electrode diffusion barrier structure. The methods further comprise ashing (144, 203) the patterned ferroelectric capacitor structure using a first ashing process, performing (145, 204) a wet clean process after the first ashing process, and ashing (146, 205) the patterned ferroelectric capacitor structure using a second ashing process directly after the wet clean process at a high temperature in an oxidizing ambient.

    摘要翻译： 提供了用于制造铁电电容器结构的方法（100），其包括用于在半导体器件中蚀刻和清洁图案化的铁电电容器结构的方法（128）。 所述方法包括：上电极的蚀刻（140,200）部分，蚀刻（141,201）铁电材料和蚀刻（142,202）下电极以限定图案化的铁电电容器结构，以及蚀刻（143,206）a 部分下部电极扩散阻挡结构。 所述方法还包括使用第一灰化处理灰化（144,203）所述图案化的铁电电容器结构，在第一灰化处理之后执行（145,204）湿式清洁处理，以及使用所述图案化铁电电容器结构灰化（146,205） 在氧化环境中的高温下在湿式清洁工艺之后直接进行第二次灰化处理。

    MEMS device fabricated with integrated circuit
    9.
    发明授权
    MEMS device fabricated with integrated circuit 有权
    集成电路制造的MEMS器件

    公开(公告)号：US08496842B2

    公开(公告)日：2013-07-30

    申请号：US13230350

    申请日：2011-09-12

    申请人： Kezhakkedath R. Udayakumar ,  Marie Denison ,  Ted S. Moise

    发明人： Kezhakkedath R. Udayakumar ,  Marie Denison ,  Ted S. Moise

    IPC分类号： B44C1/22

    CPC分类号： H01L41/08 ,  H01L27/20 ,  H01L41/0533 ,  H01L41/1134 ,  H01L41/1136 ,  H01L41/1138 ,  H01L41/22 ,  H01L41/318 ,  H01L2224/18

    摘要： A planar integrated MEMS device has a piezoelectric element on a dielectric isolation layer over a flexible element attached to a proof mass. The piezoelectric element contains a ferroelectric element with a perovskite structure formed over an isolation dielectric. At least two electrodes are formed on the ferroelectric element. An upper hydrogen barrier is formed over the piezoelectric element. Front side singulation trenches are formed at a periphery of the MEMS device extending into the semiconductor substrate. A DRIE process removes material from the bottom side of the substrate to form the flexible element, removes material from the substrate under the front side singulation trenches, and forms the proof mass from substrate material. The piezoelectric element overlaps the flexible element.

    摘要翻译： 平面集成MEMS器件在连接到校准块的柔性元件上的介电隔离层上具有压电元件。 压电元件包含在隔离电介质上形成的具有钙钛矿结构的铁电元件。 在铁电元件上形成至少两个电极。 在压电元件上形成上部氢屏障。 在延伸到半导体衬底中的MEMS器件的周边形成有正面侧划分沟槽。 DRIE工艺从衬底的底侧去除材料以形成柔性元件，在正面单面沟槽之下从衬底去除材料，并从衬底材料形成校验物质。 压电元件与柔性元件重叠。