公开(公告)号：US20110317508A1

公开(公告)日：2011-12-29

申请号：US12823642

申请日：2010-06-25

申请人： JAYDEEP P. KULKARNI ,  Muhammad M. Khellah ,  Bibiche M. Geuskens ,  Arijit Raychowdhury ,  Tanay Karnik ,  Vivek K. De

发明人： JAYDEEP P. KULKARNI ,  Muhammad M. Khellah ,  Bibiche M. Geuskens ,  Arijit Raychowdhury ,  Tanay Karnik ,  Vivek K. De

IPC分类号： G11C8/08

CPC分类号： G11C8/08 ,  G11C7/12 ,  G11C7/20 ,  G11C11/412 ,  G11C11/413

摘要： In some embodiments, write wordline boost may be obtained from wordline driver boost and/or from bit line access transistor boost.

摘要翻译： 在一些实施例中，可以从字线驱动器升压和/或来自位线存取晶体管升压获得写入字线升压。

公开(公告)号：US08467263B2

公开(公告)日：2013-06-18

申请号：US12823642

申请日：2010-06-25

申请人： Jaydeep P. Kulkarni ,  Muhammad M. Khellah ,  Bibiche M. Geuskens ,  Arijit Raychowdhury ,  Tanay Karnik ,  Vivek K. De

发明人： Jaydeep P. Kulkarni ,  Muhammad M. Khellah ,  Bibiche M. Geuskens ,  Arijit Raychowdhury ,  Tanay Karnik ,  Vivek K. De

IPC分类号： G11C8/00

CPC分类号： G11C8/08 ,  G11C7/12 ,  G11C7/20 ,  G11C11/412 ,  G11C11/413

摘要： In some embodiments, write wordline boost may be obtained from wordline driver boost and/or from bit line access transistor boost.

摘要翻译： 在一些实施例中，可以从字线驱动器升压和/或来自位线存取晶体管升压获得写入字线升压。

公开(公告)号：US20090172283A1

公开(公告)日：2009-07-02

申请号：US12006287

申请日：2007-12-31

申请人： Muhammad M. Khellah ,  Christopher Wilkerson ,  Alaa R. Alameldeen ,  Bibiche M. Geuskens ,  Tanay Karnik ,  Vivek De ,  Gunjan H. Pandya

发明人： Muhammad M. Khellah ,  Christopher Wilkerson ,  Alaa R. Alameldeen ,  Bibiche M. Geuskens ,  Tanay Karnik ,  Vivek De ,  Gunjan H. Pandya

IPC分类号： G06F12/08

CPC分类号： G11C5/14 ,  G06F12/0802 ,  G06F2212/1028 ,  G11C11/412 ,  G11C11/413 ,  Y02D10/13

摘要： Methods and apparatus to reduce minimum operating voltage through a hybrid cache design are described. In one embodiment, a cache with different size bit cells may be used, e.g., to reduce minimum operating voltage of an integrated circuit device that includes the cache and possibly other logic (such as a processor). Other embodiments are also described.

摘要翻译： 描述了通过混合高速缓存设计降低最小工作电压的方法和装置。 在一个实施例中，可以使用具有不同大小的位单元的高速缓存，例如以减少包括高速缓存和可能的其它逻辑（例如处理器）的集成电路设备的最小工作电压。 还描述了其它实施例。

公开(公告)号：US08868836B2

公开(公告)日：2014-10-21

申请号：US12006287

申请日：2007-12-31

申请人： Muhammad M. Khellah ,  Christopher Wilkerson ,  Alaa R. Alameldeen ,  Bibiche M. Geuskens ,  Tanay Karnik ,  Vivek De ,  Gunjan H. Pandya

发明人： Muhammad M. Khellah ,  Christopher Wilkerson ,  Alaa R. Alameldeen ,  Bibiche M. Geuskens ,  Tanay Karnik ,  Vivek De ,  Gunjan H. Pandya

IPC分类号： G06F12/00

CPC分类号： G11C5/14 ,  G06F12/0802 ,  G06F2212/1028 ,  G11C11/412 ,  G11C11/413 ,  Y02D10/13

摘要： Methods and apparatus to reduce minimum operating voltage through a hybrid cache design are described. In one embodiment, a cache with different size bit cells may be used, e.g., to reduce minimum operating voltage of an integrated circuit device that includes the cache and possibly other logic (such as a processor). Other embodiments are also described.

摘要翻译： 描述了通过混合高速缓存设计降低最小工作电压的方法和装置。 在一个实施例中，可以使用具有不同大小的位单元的高速缓存，例如以减少包括高速缓存和可能的其它逻辑（例如处理器）的集成电路设备的最小工作电压。 还描述了其它实施例。

公开(公告)号：US07167397B2

公开(公告)日：2007-01-23

申请号：US11158518

申请日：2005-06-21

申请人： Fabrice Paillet ,  Ali Keshavarzi ,  Muhammad M. Khellah ,  Dinesh Somasekhar ,  Yibin Ye ,  Stephen H. Tang ,  Mohsen Alavi ,  Vivek K. De ,  Tanay Karnik

发明人： Fabrice Paillet ,  Ali Keshavarzi ,  Muhammad M. Khellah ,  Dinesh Somasekhar ,  Yibin Ye ,  Stephen H. Tang ,  Mohsen Alavi ,  Vivek K. De ,  Tanay Karnik

IPC分类号： G11C16/04

CPC分类号： G11C17/18

摘要： A method of programming a memory array is provided, including accessing a plurality of word lines of the memory array by providing a plurality of voltage steps sequentially after one another to the respective word lines, and accessing a plurality of bit lines of the memory array each time that a respective word line is accessed, to program a plurality of devices corresponding to individual word and bit lines that are simultaneously accessed, each device being programmed by breaking a dielectric layer of the device, accessing of the bit lines being sequenced such that only a single one of the devices is programmed at a time.

摘要翻译： 提供了一种对存储器阵列进行编程的方法，包括通过相对于各个字线相互依次提供多个电压步骤来访问存储器阵列的多个字线，以及每个存储器阵列的多个位线 访问相应字线的时间，对与同时访问的各个字和位线相对应的多个设备进行编程，每个设备通过断开设备的介电层进行编程，访问位线被排序，使得只有 一个设备中的单个设备一次被编程。

公开(公告)号：US07236410B2

公开(公告)日：2007-06-26

申请号：US11169106

申请日：2005-06-27

申请人： Gerhard Schrom ,  Fabrice Paillet ,  Tanay Karnik ,  Dinesh Somasekhar ,  Yibin Ye ,  Ali Keshavarzi ,  Muhammad M. Khellah ,  Vivek K. De

发明人： Gerhard Schrom ,  Fabrice Paillet ,  Tanay Karnik ,  Dinesh Somasekhar ,  Yibin Ye ,  Ali Keshavarzi ,  Muhammad M. Khellah ,  Vivek K. De

IPC分类号： G11C7/00 ,  G11C17/00 ,  G11C5/06

CPC分类号： G11C17/18

摘要： A system includes a pull-up circuit to program a memory cell. The pull-up circuit may include a level shifter to receive a control signal, a supply voltage, and one or more of a plurality of rail voltages, each of the plurality of rail voltages substantially equal to a respective integer multiple of the supply voltage, and to generate a second control signal, and a cascode stage. The cascode stage may include a plurality of transistors, a gate voltage of each of the plurality of transistors to be controlled at least in part by a respective one of the second control signal, the supply voltage, and at least one of the plurality of rail voltages, and an output node to provide a cell programming signal.

摘要翻译： 系统包括用于对存储器单元进行编程的上拉电路。 上拉电路可以包括电平移位器以接收控制信号，电源电压以及多个轨道电压中的一个或多个，多个轨道电压中的每一个基本上等于电源电压的相应整数倍， 并产生第二控制信号和共源共栅级。 共源共栅级可以包括多个晶体管，多个晶体管中的每一个的栅极电压至少部分地由第二控制信号，电源电压和多个轨道中的至少一个轨道 电压和输出节点以提供单元编程信号。

公开(公告)号：US09189014B2

公开(公告)日：2015-11-17

申请号：US13664153

申请日：2012-10-30

申请人： Keith A. Bowman ,  James W. Tschanz ,  Nam Sung Kim ,  Janice C. Lee ,  Christopher B. Wilkerson ,  Shih-Lien L. Lu ,  Tanay Karnik ,  Vivek K. De

发明人： Keith A. Bowman ,  James W. Tschanz ,  Nam Sung Kim ,  Janice C. Lee ,  Christopher B. Wilkerson ,  Shih-Lien L. Lu ,  Tanay Karnik ,  Vivek K. De

IPC分类号： G06F11/07 ,  G06F1/08 ,  G06F1/10 ,  H03K3/037 ,  G01R31/317

CPC分类号： G01R31/3177 ,  G01R31/31723 ,  G01R31/31725 ,  G01R31/31727 ,  G06F1/10 ,  G06F11/0706 ,  G06F11/0757 ,  G06F11/0793 ,  H03K3/0375

摘要： Sequential circuits with error-detection are provided. They may, for example, be used to replace traditional master-slave flip-flops, e.g., in critical path circuits to detect and initiate correction of late transitions at the input of the sequential. In some embodiments, such sequentials may comprise a transition detector with a time borrowing latch.

摘要翻译： 提供了具有错误检测的顺序电路。 例如，它们可以用于替代传统的主从触发器，例如在关键路径电路中，以检测并启动在顺序输入处的后期转换的校正。 在一些实施例中，这样的顺序可以包括具有时间借用锁存器的转换检测器。

公开(公告)号：US20100115301A1

公开(公告)日：2010-05-06

申请号：US12684257

申请日：2010-01-08

申请人： Siva G. Narendra ,  Howard A. Wilson ,  Donald S. Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek K. De ,  Shekhar Y. Borkar

发明人： Siva G. Narendra ,  Howard A. Wilson ,  Donald S. Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek K. De ,  Shekhar Y. Borkar

IPC分类号： G06F1/26

CPC分类号： H01L25/18 ,  G06F1/189 ,  G06F1/26 ,  H01L25/0657 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/3011 ,  H01L2224/0401

摘要： A central processing unit (CPU) is disclosed. The CPU includes a CPU die; and a voltage regulator die bonded to the CPU die in a three dimensional packaging layout.

摘要翻译： 公开了一种中央处理单元（CPU）。 CPU包括CPU管芯; 以及以三维封装布局结合到CPU裸片的电压调节器芯片。

公开(公告)号：US07098766B2

公开(公告)日：2006-08-29

申请号：US10760591

申请日：2004-01-21

申请人： Donald S. Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek K. De

发明人： Donald S. Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek K. De

IPC分类号： H01F5/00

CPC分类号： H01F17/0006 ,  H01F10/132 ,  H01F10/187 ,  H01F10/265 ,  H01F2017/0053

摘要： A transformer is provided that includes a plurality of metal lines and a magnetic material provided about the plurality of metal lines. The magnetic material may include a structure to reduce Eddy currents flowing in the magnetic material. This structure may be a plurality of slots extending perpendicular to the metal lines. This structure may also be a laminated structure.

摘要翻译： 提供一种变压器，其包括多个金属线和围绕多条金属线设置的磁性材料。 磁性材料可以包括减少在磁性材料中流动的涡流的结构。 该结构可以是垂直于金属线延伸的多个槽。 该结构也可以是层叠结构。

公开(公告)号：US06552887B1

公开(公告)日：2003-04-22

申请号：US09608457

申请日：2000-06-29

申请人： Tanay Karnik ,  Rajendran Nair ,  Vivek K. De

发明人： Tanay Karnik ,  Rajendran Nair ,  Vivek K. De

IPC分类号： G11C1140

CPC分类号： G11C5/005 ,  G11C11/401 ,  H01L27/0808

摘要： A voltage dependent capacitor to provide soft error rate tolerance in an integrated circuit is disclosed. In one embodiment, a parallel n-p voltage dependent capacitor is used to protect a node from noise. In another embodiment, an nFET-in-nWell voltage dependent capacitor is used to provide a soft error rate tolerant capacitor with reduced area.

摘要翻译： 公开了一种用于在集成电路中提供软错误率容限的电压相关电容器。 在一个实施例中，使用并联n-p电压依赖电容器来保护节点免受噪声。 在另一个实施例中，使用nFET-nWell电压相关电容器来提供具有减小的面积的软误差容限电容器。