公开(公告)号：US08154005B2

公开(公告)日：2012-04-10

申请号：US12139435

申请日：2008-06-13

申请人： Kang-Jay Hsia ,  Christopher J. Petti ,  Calvin K. Li

发明人： Kang-Jay Hsia ,  Christopher J. Petti ,  Calvin K. Li

IPC分类号： H01L29/06

CPC分类号： H01L27/1021

摘要： An integrated circuit including vertically oriented diode structures between conductors and methods of fabricating the same are provided. Two-terminal devices such as passive element memory cells can include a diode steering element in series with an antifuse and/or other state change element. The devices are formed using pillar structures at the intersections of upper and lower sets of conductors. The height of the pillar structures are reduced by forming part of the diode for each pillar in a rail stack with one of the conductors. A diode in one embodiment can include a first diode component of a first conductivity type and a second diode component of a second conductivity type. A portion of one of the diode components is divided into first and second portions with one on the portions being formed in the rail stack where it is shared with other diodes formed using pillars at the rail stack.

摘要翻译： 提供了一种在导体之间包括垂直取向的二极管结构的集成电路及其制造方法。 诸如无源元件存储单元的两端器件可以包括与反熔丝和/或其他状态改变元件串联的二极管操作元件。 这些装置在上下导体组的交点处使用支柱结构形成。 通过在轨道堆叠中的每个支柱的一个导体上形成二极管的一部分来减小柱结构的高度。 一个实施例中的二极管可以包括第一导电类型的第一二极管部件和第二导电类型的第二二极管部件。 二极管部件之一的一部分被分成第一和第二部分，其中一部分形成在轨道堆叠中，其中与在轨道堆叠处使用柱形成的其他二极管共用。

公开(公告)号：US20090309089A1

公开(公告)日：2009-12-17

申请号：US12139435

申请日：2008-06-13

申请人： Kang-Jay Hsia ,  Christopher J. Petti ,  Calvin K. Li

发明人： Kang-Jay Hsia ,  Christopher J. Petti ,  Calvin K. Li

IPC分类号： H01L29/06 ,  H01L29/10 ,  G11C11/00 ,  H01L21/82

CPC分类号： H01L27/1021

摘要： An integrated circuit including vertically oriented diode structures between conductors and methods of fabricating the same are provided. Two-terminal devices such as passive element memory cells can include a diode steering element in series with an antifuse and/or other state change element. The devices are formed using pillar structures at the intersections of upper and lower sets of conductors. The height of the pillar structures are reduced by forming part of the diode for each pillar in a rail stack with one of the conductors. A diode in one embodiment can include a first diode component of a first conductivity type and a second diode component of a second conductivity type. A portion of one of the diode components is divided into first and second portions with one on the portions being formed in the rail stack where it is shared with other diodes formed using pillars at the rail stack.

摘要翻译： 提供了一种在导体之间包括垂直取向的二极管结构的集成电路及其制造方法。 诸如无源元件存储单元的两端器件可以包括与反熔丝和/或其他状态改变元件串联的二极管操作元件。 这些装置在上下导体组的交点处使用支柱结构形成。 通过在轨道堆叠中的每个支柱的一个导体上形成二极管的一部分来减小柱结构的高度。 一个实施例中的二极管可以包括第一导电类型的第一二极管部件和第二导电类型的第二二极管部件。 二极管部件之一的一部分被分成第一和第二部分，其中一部分形成在轨道堆叠中，其中与在轨道堆叠处使用柱形成的其他二极管共用。

公开(公告)号：US20090004844A1

公开(公告)日：2009-01-01

申请号：US11771137

申请日：2007-06-29

申请人： Kang-Jay Hsia ,  Calvin K. Li ,  Christopher J. Petti

发明人： Kang-Jay Hsia ,  Calvin K. Li ,  Christopher J. Petti

IPC分类号： H01L21/4763

CPC分类号： H01L21/76838 ,  H01L21/76834 ,  H01L27/1021

摘要： A method is provided to form densely spaced metal lines. A first set of metal lines is formed by etching a first metal layer. A thin dielectric layer is conformally deposited on the first metal lines. A second metal is deposited on the thin dielectric layer, filling gaps between the first metal lines. The second metal layer is planarized to form second metal lines interposed between the first metal lines, coexposing the thin dielectric layer and the second metal layer at a substantially planar surface. In some embodiments, planarization continues to remove the thin dielectric covering tops of the first metal lines, coexposing the first metal lines and the second metal lines, separated by the thin dielectric layer, at a substantially planar surface.

摘要翻译： 提供了一种形成密集间隔的金属线的方法。 通过蚀刻第一金属层形成第一组金属线。 平坦地沉积在第一金属线上的薄介电层。 第二金属沉积在薄介电层上，填充第一金属线之间的间隙。 第二金属层被平坦化以形成插入在第一金属线之间的第二金属线，在基本上平坦的表面处共存薄介电层和第二金属层。 在一些实施例中，平面化继续移除第一金属线的薄电介质覆盖顶部，在基本上平坦的表面处将第一金属线和由薄介电层隔开的第二金属线并入。

公开(公告)号：US20120187361A1

公开(公告)日：2012-07-26

申请号：US13441805

申请日：2012-04-06

申请人： Kang-Jay Hsia ,  Christopher J. Petti ,  Calvin K. Li

发明人： Kang-Jay Hsia ,  Christopher J. Petti ,  Calvin K. Li

IPC分类号： H01L47/00 ,  H01L21/02

CPC分类号： H01L27/1021

摘要： An integrated circuit including vertically oriented diode structures between conductors and methods of fabricating the same are provided. Two-terminal devices such as passive element memory cells can include a diode steering element in series with an antifuse and/or other state change element. The devices are formed using pillar structures at the intersections of upper and lower sets of conductors. The height of the pillar structures are reduced by forming part of the diode for each pillar in a rail stack with one of the conductors. A diode in one embodiment can include a first diode component of a first conductivity type and a second diode component of a second conductivity type. A portion of one of the diode components is divided into first and second portions with one on the portions being formed in the rail stack where it is shared with other diodes formed using pillars at the rail stack.

摘要翻译： 提供了一种在导体之间包括垂直取向的二极管结构的集成电路及其制造方法。 诸如无源元件存储单元的两端器件可以包括与反熔丝和/或其他状态改变元件串联的二极管操作元件。 这些装置在上下导体组的交点处使用支柱结构形成。 通过在轨道堆叠中的每个支柱的一个导体上形成二极管的一部分来减小柱结构的高度。 一个实施例中的二极管可以包括第一导电类型的第一二极管部件和第二导电类型的第二二极管部件。 二极管部件之一的一部分被分成第一和第二部分，其中一部分形成在轨道堆叠中，其中与在轨道堆叠处使用柱形成的其他二极管共用。

公开(公告)号：US08809128B2

公开(公告)日：2014-08-19

申请号：US12911900

申请日：2010-10-26

申请人： Roy E. Scheuerlein ,  Christopher J. Petti ,  Yoichiro Tanaka

发明人： Roy E. Scheuerlein ,  Christopher J. Petti ,  Yoichiro Tanaka

IPC分类号： H01L21/82 ,  H01L27/24

CPC分类号： G11C5/06 ,  H01L21/0337 ,  H01L27/0207 ,  H01L27/0688 ,  H01L27/101 ,  H01L27/2481 ,  H01L2924/0002 ,  Y10S257/909 ,  H01L2924/00

摘要： The present invention provides apparatus, methods, and systems for a memory layer layout for a three-dimensional memory. The memory layer includes a plurality of memory array blocks; a plurality of memory lines coupled to the memory array blocks; and a plurality of zia contact areas for coupling the memory layer to other memory layers in a three-dimensional memory. The memory lines extend from the memory array blocks and are formed using a sidewall defined process. The memory lines have a half pitch dimension smaller than the nominal minimum feature size capability of a lithography tool used in forming the memory lines. The zia contact areas have a dimension that is approximately four times the half pitch dimension of the memory lines. The memory lines are arranged in a pattern adapted to allow a single memory line to intersect a single zia contact area and to provide area between other memory lines for other zia contact areas. Numerous additional aspects are disclosed.

摘要翻译： 本发明提供了一种用于三维存储器的存储器层布局的装置，方法和系统。 存储层包括多个存储器阵列块; 耦合到所述存储器阵列块的多个存储线; 以及用于将存储器层耦合到三维存储器中的其它存储器层的多个zia接触区域。 存储器线从存储器阵列块延伸并且使用侧壁限定的工艺形成。 存储器线具有小于用于形成存储器线的光刻工具的标称最小特征尺寸能力的半间距尺寸。 zia接触区域的尺寸约为存储器线的半间距尺寸的四倍。 存储线被布置成适于允许单个存储器线与单个zia接触区域相交并且为其它zia接触区域提供其它存储器线路之间的区域的图案。 公开了许多附加方面。

公开(公告)号：US08785294B2

公开(公告)日：2014-07-22

申请号：US13558843

申请日：2012-07-26

申请人： Venkatesan Murali ,  Steve Babayan ,  Christopher J. Petti

发明人： Venkatesan Murali ,  Steve Babayan ,  Christopher J. Petti

IPC分类号： H01L21/30

CPC分类号： H01L33/0079 ,  H01L21/76254 ,  H01L29/2003 ,  H01L29/66462 ,  H01L29/7786 ,  H01L33/007

摘要： A method of fabricating an electronic device includes providing a silicon carbide or diamond-like carbon donor body and implanting ions into a first surface of the donor body to define a cleave plane. After implanting, an epitaxial layer is formed on the first surface, and a temporary carrier is coupled to the epitaxial layer. A lamina is cleaved from the donor body at the cleave plane, and the temporary carrier is removed from the lamina. In some embodiments a light emitting diode or a high electron mobility transistor is fabricated from the lamina and epitaxial layer.

摘要翻译： 一种制造电子器件的方法包括提供碳化硅或类金刚石碳供体，并将离子注入施主体的第一表面以限定解理面。 在注入之后，在第一表面上形成外延层，并且临时载体耦合到外延层。 在切割平面处从供体体中切割薄层，并将临时载体从层中移除。 在一些实施例中，从层板和外延层制造发光二极管或高电子迁移率晶体管。

公开(公告)号：US08497204B2

公开(公告)日：2013-07-30

申请号：US13087646

申请日：2011-04-15

申请人： Christopher J. Petti

发明人： Christopher J. Petti

IPC分类号： H01L21/311

CPC分类号： H01L21/768 ,  H01L21/76801 ,  H01L21/76802 ,  H01L21/76829 ,  H01L23/5252 ,  H01L2924/0002 ,  H01L2924/00

摘要： In a first aspect, a method is provided that includes: forming a plurality of conductive or semiconductive features above a first dielectric material; depositing a second dielectric material above the conductive or semiconductive features; etching a void in the second dielectric material, wherein the etch is selective between the first and the second dielectric material and the etch stops on the first dielectric material; and exposing a portion of the conductive or semiconductive features. Numerous other aspects are provided.

摘要翻译： 在第一方面，提供了一种方法，其包括：在第一介电材料上方形成多个导电或半导体特征; 在导电或半导体特征之上沉积第二电介质材料; 蚀刻所述第二电介质材料中的空隙，其中所述蚀刻在所述第一和第二电介质材料之间是选择性的，并且所述蚀刻停止在所述第一电介质材料上; 以及暴露导电或半导体特征的一部分。 提供了许多其他方面。

公开(公告)号：US08247260B2

公开(公告)日：2012-08-21

申请号：US12499294

申请日：2009-07-08

申请人： Srinivasan Sivaram ,  Aditya Agarwal ,  S. Brad Herner ,  Christopher J. Petti

发明人： Srinivasan Sivaram ,  Aditya Agarwal ,  S. Brad Herner ,  Christopher J. Petti

IPC分类号： H01L21/00 ,  H01L21/30 ,  H01L31/042

CPC分类号： H01L31/022425 ,  H01L31/0682 ,  H01L31/0747 ,  H01L31/1804 ,  H01L31/1892 ,  Y02E10/547 ,  Y02P70/521

摘要： A very thin photovoltaic cell is formed by implanting gas ions below the surface of a donor body such as a semiconductor wafer. Ion implantation defines a cleave plane, and a subsequent step exfoliates a thin lamina from the wafer at the cleave plane. A photovoltaic cell, or all or a portion of the base or emitter of a photovoltaic cell, is formed within the lamina. In preferred embodiments, the wafer is affixed to a receiver before the cleaving step. Electrical contact can be formed to both surfaces of the lamina, or to one surface only.

摘要翻译： 通过在诸如半导体晶片的施主体的表面下方注入气体离子形成非常薄的光伏电池。 离子注入限定了解理面，随后的步骤在切割平面处从晶片剥离薄层。 光伏电池，或光伏电池的基极或发射极的全部或一部分形成在层内。 在优选实施例中，在切割步骤之前将晶片固定到接收器。 电接触可以形成在层的两个表面上，或仅形成在一个表面上。

公开(公告)号：US20110156044A1

公开(公告)日：2011-06-30

申请号：US13027113

申请日：2011-02-14

申请人： Thomas H. Lee ,  Vivek Subramanian ,  James M. Cleeves ,  Andrew J. Walker ,  Christopher J. Petti ,  Igor G. Kouznetzov ,  Mark G. Johnson ,  Paul Michael Farmwald ,  Brad Herner

发明人： Thomas H. Lee ,  Vivek Subramanian ,  James M. Cleeves ,  Andrew J. Walker ,  Christopher J. Petti ,  Igor G. Kouznetzov ,  Mark G. Johnson ,  Paul Michael Farmwald ,  Brad Herner

IPC分类号： H01L29/786 ,  H01L29/78

CPC分类号： H01L27/11582 ,  G11C16/0466 ,  G11C16/10 ,  G11C16/14 ,  G11C16/26 ,  G11C16/3427 ,  G11C2211/5612 ,  H01L21/31053 ,  H01L21/76819 ,  H01L21/8221 ,  H01L23/528 ,  H01L23/5329 ,  H01L27/0688 ,  H01L27/112 ,  H01L27/11286 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11558 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/1158 ,  H01L27/12 ,  H01L27/1203 ,  H01L29/0626 ,  H01L29/0661 ,  H01L29/16 ,  H01L29/1604 ,  H01L29/42324 ,  H01L29/42332 ,  H01L29/42364 ,  H01L29/511 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7391 ,  H01L29/78642 ,  H01L29/7881 ,  H01L29/7889 ,  H01L29/792 ,  H01L29/7926 ,  H01L29/861 ,  H01L29/8616

摘要： There is provided a monolithic three dimensional array of charge storage devices which includes a plurality of device levels, wherein at least one surface between two successive device levels is planarized by chemical mechanical polishing.

摘要翻译： 提供了一种包括多个器件级的电荷存储器件的单片三维阵列，其中通过化学机械抛光将两个连续的器件级之间的至少一个表面平坦化。

公开(公告)号：US07855119B2

公开(公告)日：2010-12-21

申请号：US11763876

申请日：2007-06-15

申请人： Christopher J. Petti ,  S. Brad Herner

发明人： Christopher J. Petti ,  S. Brad Herner

IPC分类号： H01L21/331 ,  H01L29/70

CPC分类号： H01L29/66265 ,  G11C17/16 ,  H01L29/7317

摘要： A method is described for forming a semiconductor device comprising a bipolar transistor having a base region, an emitter region and a collector region, wherein the base region comprises polycrystalline semiconductor material formed by crystallizing silicon, germanium or silicon germanium in contact with a silicide, germanide or silicide germanide. The emitter region and collector region also may be formed from polycrystalline semiconductor material formed by crystallizing silicon, germanium or silicon germanium in contact with a silicide, germanide or silicide germanide forming metal. The polycrystalline semiconductor material is preferably silicided polysilicon, which is formed in contact with C49phase titanium silicide.

摘要翻译： 描述了一种用于形成半导体器件的方法，该半导体器件包括具有基极区域，发射极区域和集电极区域的双极晶体管，其中，所述基极区域包括通过使硅，锗或硅锗与硅化物，锗化锗接触而形成的多晶半导体材料 或锗化锗。 发射极区域和集电极区域也可以由通过使硅，锗或硅锗与硅化物，锗化锗或锗化锗形成金属接触而形成的多晶半导体材料形成。 多晶半导体材料优选为与C49相钛硅化物接触形成的硅化多晶硅。