公开(公告)号：US20060024972A1

公开(公告)日：2006-02-02

申请号：US10901827

申请日：2004-07-29

申请人： Lindsey Hall ,  Trace Hurd ,  Deborah Riley

发明人： Lindsey Hall ,  Trace Hurd ,  Deborah Riley

IPC分类号： H01L21/302 ,  H01L21/311

CPC分类号： H01L21/31138 ,  G03F7/423 ,  G03F7/427 ,  H01L21/31133 ,  H01L21/8238 ,  H01L29/6659

摘要： The present invention provides a process of manufacturing a semiconductor device 200 while reducing silicon loss. In one aspect, the process includes removing a photoresist layer 270 from a semiconductor substrate 235 adjacent a gate 240 and cleaning the semiconductor substrate with a wet clean solution. The removing step includes subjecting the photoresist layer 270 to a plasma ash. The plasma ash removes at least a portion of a crust 275 formed on the photoresist layer 270 but leaves a substantial portion of the photoresist layer 270. The photoresist layer 270 is subjected to a wet etch subsequent to the plasma ash that removes a substantial portion of the photoresist layer 270.

摘要翻译： 本发明提供一种在减少硅损耗的同时制造半导体器件200的工艺。 在一个方面，该方法包括从邻近门240的半导体衬底235去除光致抗蚀剂层270并用湿清洁溶液清洁半导体衬底。 去除步骤包括使光致抗蚀剂层270经受等离子体灰分。 等离子体灰去除形成在光致抗蚀剂层270上的外壳275的至少一部分，但留下光致抗蚀剂层270的大部分。 光致抗蚀剂层270在等离子体灰之后进行湿法蚀刻，其除去光致抗蚀剂层270的主要部分。

公开(公告)号：US20060035463A1

公开(公告)日：2006-02-16

申请号：US10914928

申请日：2004-08-10

申请人： Sue Crank ,  Shirin Siddiqui ,  Deborah Riley ,  Trace Hurd ,  Peijun Chen

发明人： Sue Crank ,  Shirin Siddiqui ,  Deborah Riley ,  Trace Hurd ,  Peijun Chen

IPC分类号： H01L21/4763

CPC分类号： H01L21/28518 ,  H01L21/76829

摘要： A method of preparing a die comprises treating exposed silicon to form an oxide prior to silicide formation; and depositing metal on the oxide. The metal may comprise titanium, cobalt, nickel, platinum, palladium, tungsten, molybdenum, or combinations thereof on the oxide. The oxide may be less than or equal to about 15 angstroms thick. In various embodiments, treating exposed silicon to form an oxide comprises forming a non- thermal oxide. Treating exposed silicon to form an oxide may also comprise treating the exposed silicon with an oxidizing plasma; alternatively, treating exposed silicon to form an oxide may comprise forming a chemical oxide. In certain other embodiments, treating exposed silicon to form an oxide comprises treating exposed silicon with a solution comprising ammonium hydroxide, hydrogen peroxide, and water; hydrochloric acid, hydrogen peroxide, and water; hydrogen peroxide; ozone; ozonated deionized water; or combinations thereof.

摘要翻译： 制备模具的方法包括在硅化物形成之前处理暴露的硅以形成氧化物; 并在氧化物上沉积金属。 金属可以在氧化物上包含钛，钴，镍，铂，钯，钨，钼或它们的组合。 氧化物可以小于或等于约15埃厚。 在各种实施方案中，处理暴露的硅以形成氧化物包括形成非热氧化物。 处理暴露的硅以形成氧化物还可以包括用氧化等离子体处理暴露的硅; 或者，处理暴露的硅以形成氧化物可包括形成化学氧化物。 在某些其他实施方案中，处理暴露的硅以形成氧化物包括用包含氢氧化铵，过氧化氢和水的溶液处理暴露的硅; 盐酸，过氧化氢和水; 过氧化氢; 臭氧; 臭氧化去离子水; 或其组合。

公开(公告)号：US20080020558A1

公开(公告)日：2008-01-24

申请号：US11861392

申请日：2007-09-26

申请人： Antonio Rotondaro ,  Deborah Riley ,  Trace Hurd

发明人： Antonio Rotondaro ,  Deborah Riley ,  Trace Hurd

IPC分类号： H01L21/3205

CPC分类号： H01L21/28088 ,  H01L21/32134 ,  H01L21/32136 ,  H01L21/32137 ,  H01L29/4966 ,  H01L29/6659

摘要： The present invention provides a method for patterning a metal gate electrode and a method for manufacturing an integrated circuit including the same. The method for patterning the metal gate electrode, among other steps, includes forming a metal gate electrode layer (220) over a gate dielectric layer (210) located on a substrate (110), and patterning the gate electrode layer (220) using a combination of a dry etch process (410) and a wet etch process (510).

摘要翻译： 本发明提供了一种图案化金属栅电极的方法和包括其的集成电路的制造方法。 除了其他步骤之外，用于图案化金属栅电极的方法包括在位于衬底（110）上的栅极电介质层（210）上形成金属栅极电极层（220），并且使用 干蚀刻工艺（410）和湿蚀刻工艺（510）的组合。

公开(公告)号：US20050260853A1

公开(公告)日：2005-11-24

申请号：US10848219

申请日：2004-05-18

申请人： Sanjeev Aggarwal ,  Lindsey Hall ,  Trace Hurd

发明人： Sanjeev Aggarwal ,  Lindsey Hall ,  Trace Hurd

IPC分类号： H01L21/288 ,  H01L21/4763 ,  H01L21/768

CPC分类号： H01L21/2885 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76861 ,  H01L21/76873

摘要： The present invention provides, in one embodiment, a method of forming a copper layer (100) over a semiconductor substrate (105). The method comprises coating a copper seed layer (110) located over a semiconductor substrate with a protective agent (120) to form a protective layer (125). The method also includes placing the semiconductor substrate in an acid bath (145) to remove the protective layer. The method further includes electrochemically depositing a second copper layer (155) on the copper seed layer. Such methods and resulting conductive structures thereof may be advantageously used in methods to manufacture integrated circuits comprising copper interconnects.

摘要翻译： 在一个实施例中，本发明提供了一种在半导体衬底（105）上形成铜层（100）的方法。 该方法包括用保护剂（120）涂覆位于半导体衬底上的铜籽晶层（110）以形成保护层（125）。 该方法还包括将半导体衬底放置在酸浴（145）中以去除保护层。 该方法还包括在铜籽晶层上电化学沉积第二铜层（155）。 这样的方法及其导电结构可有利地用于制造包括铜互连的集成电路的方法中。

公开(公告)号：US20060115972A1

公开(公告)日：2006-06-01

申请号：US10999271

申请日：2004-11-29

申请人： Antonio Rotondaro ,  Deborah Riley ,  Trace Hurd

发明人： Antonio Rotondaro ,  Deborah Riley ,  Trace Hurd

IPC分类号： H01L21/4763 ,  H01L21/461

CPC分类号： H01L21/28088 ,  H01L21/32134 ,  H01L21/32136 ,  H01L21/32137 ,  H01L29/4966 ,  H01L29/6659

摘要： The present invention provides a method for patterning a metal gate electrode and a method for manufacturing an integrated circuit including the same. The method for patterning the metal gate electrode, among other steps, includes forming a metal gate electrode layer (220) over a gate dielectric layer (210) located on a substrate (110), and patterning the gate electrode layer (220) using a combination of a dry etch process (410) and a wet etch process (510).

摘要翻译： 本发明提供了一种图案化金属栅电极的方法和包括其的集成电路的制造方法。 除了其他步骤之外，用于图案化金属栅电极的方法包括在位于衬底（110）上的栅极电介质层（210）上形成金属栅极电极层（220），并且使用 干蚀刻工艺（410）和湿蚀刻工艺（510）的组合。

公开(公告)号：US20070249168A1

公开(公告)日：2007-10-25

申请号：US11379408

申请日：2006-04-20

申请人： Antonio Rotondaro ,  Trace Hurd ,  Elisabeth Koontz

发明人： Antonio Rotondaro ,  Trace Hurd ,  Elisabeth Koontz

IPC分类号： H01L21/311

CPC分类号： H01L21/30608 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66636 ,  H01L29/7848

摘要： A semiconductor device 100 comprising a gate structure 105 on a semiconductor substrate 110 and a recessed-region 115 in the semiconductor substrate. The recessed-region has a widest lateral opening 120 that is near a top surface 122 of the semiconductor substrate. The widest lateral opening undercuts the gate structure.

摘要翻译： 半导体器件100包括在半导体衬底110上的栅极结构105和半导体衬底中的凹陷区域115。 凹陷区域具有最接近半导体衬底的顶表面122的侧向开口120。 最宽的侧向开口会削弱门结构。

公开(公告)号：US20050233586A1

公开(公告)日：2005-10-20

申请号：US10901708

申请日：2004-07-27

申请人： Phillip Matz ,  Sameer Ajmera ,  Changming Jin ,  Trace Hurd

发明人： Phillip Matz ,  Sameer Ajmera ,  Changming Jin ,  Trace Hurd

IPC分类号： H01L21/306 ,  H01L21/3105 ,  H01L21/311 ,  H01L21/44 ,  H01L21/768

CPC分类号： H01L21/02063 ,  H01L21/02052 ,  H01L21/3105 ,  H01L21/31058 ,  H01L21/31116 ,  H01L21/31138 ,  H01L21/7682

摘要： A trench and via structure is formed in a low k dielectric layer (100) formed over a silicon substrate (10). Super critical CO2 and a first silylization agent are used to form a chemically bonded high density surface layer (160). Silanol species are removed from the low k dielectric layer (100) using super critical CO2 and a second silylization agent. A barrier layer (190) and copper (200) are used to fill the trench and via structure.

摘要翻译： 在形成在硅衬底（10）上的低k电介质层（100）中形成沟槽和通孔结构。 超临界CO 2和第一甲硅烷基化剂用于形成化学键合的高密度表面层（160）。 使用超临界CO 2和第二甲硅烷化剂从低k电介质层（100）除去硅烷醇物质。 阻挡层（190）和铜（200）用于填充沟槽和通孔结构。

公开(公告)号：US07732345B2

公开(公告)日：2010-06-08

申请号：US11468884

申请日：2006-08-31

申请人： Phillip Daniel Matz ,  Trace Hurd

发明人： Phillip Daniel Matz ,  Trace Hurd

IPC分类号： H01L21/302

CPC分类号： H01L21/02063

摘要： The present invention provides a method for manufacturing an integrated circuit. In one embodiment, the method includes etching one or more openings within a substrate using an etch tool, and subjecting the one or more openings to a post-etch clean, wherein a delay time exists between removing the substrate from the etch tool and the subjecting the one or more opening to the post-etch clean. This method may further include exposing the substrate having been subjected to the post-etch clean to a rinsing agent, wherein a resistivity of the rinsing agent is selected based upon the delay time.

摘要翻译： 本发明提供一种用于制造集成电路的方法。 在一个实施例中，该方法包括使用蚀刻工具蚀刻衬底内的一个或多个开口，以及对一个或多个开口进行蚀刻后清洁，其中在从蚀刻工具移除衬底和经历 一个或多个打开到蚀刻后的清洁。 该方法可以进一步包括将经过蚀刻后清洁的衬底暴露于漂洗剂，其中基于延迟时间选择漂洗剂的电阻率。

公开(公告)号：US20080057730A1

公开(公告)日：2008-03-06

申请号：US11468884

申请日：2006-08-31

申请人： Phillip Daniel Matz ,  Trace Hurd

发明人： Phillip Daniel Matz ,  Trace Hurd

IPC分类号： H01L21/302 ,  H01L21/461

CPC分类号： H01L21/02063

摘要： The present invention provides a method for manufacturing an integrated circuit. In one embodiment, the method includes etching one or more openings within a substrate using an etch tool, and subjecting the one or more openings to a post-etch clean, wherein a delay time exists between removing the substrate from the etch tool and the subjecting the one or more opening to the post-etch clean. This method may further include exposing the substrate having been subjected to the post-etch clean to a rinsing agent, wherein a resistivity of the rinsing agent is selected based upon the delay time.

摘要翻译： 本发明提供一种用于制造集成电路的方法。 在一个实施例中，该方法包括使用蚀刻工具蚀刻衬底内的一个或多个开口，以及对一个或多个开口进行蚀刻后清洁，其中在从蚀刻工具移除衬底和经历 一个或多个打开到蚀刻后的清洁。 该方法可以进一步包括将经过蚀刻后清洁的衬底暴露于漂洗剂，其中基于延迟时间选择漂洗剂的电阻率。