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    Fin field effect transistor layout for stress optimization
    4.
    发明授权
    Fin field effect transistor layout for stress optimization 有权
    Fin场效应晶体管布局用于应力优化

    公开(公告)号：US08766364B2

    公开(公告)日：2014-07-01

    申请号：US13600369

    申请日：2012-08-31

    申请人： Gerben Doornbos ,  Mark van Dal

    发明人： Gerben Doornbos ,  Mark van Dal

    IPC分类号： H01L27/12

    CPC分类号： H01L27/0207 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/1054 ,  H01L29/7843

    摘要： The present disclosure describes a layout for stress optimization. The layout includes a substrate, at least two fin field effect transistors (FinFET) cells formed in the substrate, a FinFET fin designed to cross the two FinFET cells, a plurality of gates formed on the substrate, and an isolation unit formed between the first FinFET cell and the second FinFET cell. The two FinFET cells include a first FinFET cell and a second FinFET cell. The FinFET fin includes a positive charge FinFET (Fin PFET) fin and a negative charge FinFET (Fin NFET) fin. The isolation unit isolates the first FinFET cell from the second FinFET cell without breaking the FinFET fin.

    摘要翻译： 本公开描述了用于应力优化的布局。 该布局包括衬底，在衬底中形成的至少两个鳍状场效应晶体管（FinFET）单元，设计成跨过两个FinFET单元的FinFET鳍，形成在衬底上的多个栅极，以及形成在第一 FinFET单元和第二个FinFET单元。 两个FinFET单元包括第一FinFET单元和第二FinFET单元。 FinFET鳍片包括正电荷FinFET（Fin PFET）鳍和负电荷FinFET（Fin NFET）鳍。 隔离单元将第一FinFET单元与第二FinFET单元隔离，而不会破坏FinFET鳍。

    Method of fabricating a semiconductor device having an epitaxy region
    5.
    发明授权
    Method of fabricating a semiconductor device having an epitaxy region 有权
    制造具有外延区域的半导体器件的方法

    公开(公告)号：US08062963B1

    公开(公告)日：2011-11-22

    申请号：US12900895

    申请日：2010-10-08

    申请人： Mark van Dal

    发明人： Mark van Dal

    IPC分类号： H01L21/20 ,  H01L21/36

    CPC分类号： H01L21/02532 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02639 ,  H01L21/02667 ,  H01L21/76229

    摘要： A method is described which includes providing a semiconductor substrate and forming a trench in the semiconductor substrate. An epitaxy region is grown in the trench. An amorphous layer is deposited overlying the epitaxy region. The semiconductor substrate is then annealed. The anneal may convert a portion of the amorphous layer to crystalline material, as found in the epitaxy region. A chemical mechanical polish (CMP) is then performed, which may remove a portion of the amorphous layer which has not been converted. In an embodiment, the amorphous layer and epitaxy region are germanium and the semiconductor substrate is silicon. The formed crystalline region may be used to form a channel of a p-type device.

    摘要翻译： 描述了一种包括提供半导体衬底并在半导体衬底中形成沟槽的方法。 在沟槽中生长外延区域。 沉积在外延区域上的非晶层。 然后将半导体衬底退火。 退火可以将非晶层的一部分转化为结晶材料，如在外延区域中所发现的那样。 然后进行化学机械抛光（CMP），其可以去除未转化的非晶层的一部分。 在一个实施例中，非晶层和外延区是锗，并且半导体衬底是硅。 所形成的结晶区域可用于形成p型器件的通道。

    MOSFETs with channels on nothing and methods for forming the same
    6.
    发明授权
    MOSFETs with channels on nothing and methods for forming the same 有权
    没有通道的MOSFET和用于形成通道的方法

    公开(公告)号：US08779554B2

    公开(公告)日：2014-07-15

    申请号：US13436322

    申请日：2012-03-30

    申请人： Georgios Vellianitis ,  Mark van Dal ,  Blandine Duriez

    发明人： Georgios Vellianitis ,  Mark van Dal ,  Blandine Duriez

    IPC分类号： H01L29/06 ,  H01L29/778

    CPC分类号： H01L21/76264 ,  H01L21/30604 ,  H01L21/764 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/1033 ,  H01L29/165 ,  H01L29/205 ,  H01L29/66477 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/7853

    摘要： A device includes a semiconductor substrate, and a channel region of a transistor over the semiconductor substrate. The channel region includes a semiconductor material. An air gap is disposed under and aligned to the channel region, with a bottom surface of the channel region exposed to the air gap. Insulation regions are disposed on opposite sides of the air gap, wherein a bottom surface of the channel region is higher than top surfaces of the insulation regions. A gate dielectric of the transistor is disposed on a top surface and sidewalls of the channel region. A gate electrode of the transistor is over the gate dielectric.

    摘要翻译： 一种器件包括半导体衬底和半导体衬底上的晶体管的沟道区域。 沟道区域包括半导体材料。 气隙设置在通道区域的下方并与之对准，通道区域的底表面暴露于气隙。 绝缘区域设置在气隙的相对侧上，其中沟道区域的底表面高于绝缘区域的顶表面。 晶体管的栅极电介质设置在沟道区的顶表面和侧壁上。 晶体管的栅电极在栅极电介质上方。

    FIN FIELD EFFECT TRANSISTOR LAYOUT FOR STRESS OPTIMIZATION
    7.
    发明申请
    FIN FIELD EFFECT TRANSISTOR LAYOUT FOR STRESS OPTIMIZATION 有权
    用于应力优化的FIN场效应晶体管布局

    公开(公告)号：US20140061801A1

    公开(公告)日：2014-03-06

    申请号：US13600369

    申请日：2012-08-31

    申请人： Gerben Doornbos ,  Mark van Dal

    发明人： Gerben Doornbos ,  Mark van Dal

    IPC分类号： H01L27/12

    CPC分类号： H01L27/0207 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/1054 ,  H01L29/7843

    摘要： The present disclosure describes a layout for stress optimization. The layout includes a substrate, at least two fin field effect transistors (FinFET) cells formed in the substrate, a FinFET fin designed to cross the two FinFET cells, a plurality of gates formed on the substrate, and an isolation unit formed between the first FinFET cell and the second FinFET cell. The two FinFET cells include a first FinFET cell and a second FinFET cell. The FinFET fin includes a positive charge FinFET (Fin PFET) fin and a negative charge FinFET (Fin NFET) fin. The isolation unit isolates the first FinFET cell from the second FinFET cell without breaking the FinFET fin.

    摘要翻译： 本公开描述了用于应力优化的布局。 该布局包括衬底，在衬底中形成的至少两个鳍状场效应晶体管（FinFET）单元，设计成跨过两个FinFET单元的FinFET鳍，形成在衬底上的多个栅极，以及形成在第一 FinFET单元和第二个FinFET单元。 两个FinFET单元包括第一FinFET单元和第二FinFET单元。 FinFET鳍片包括正电荷FinFET（Fin PFET）鳍和负电荷FinFET（Fin NFET）鳍。 隔离单元将第一FinFET单元与第二FinFET单元隔离，而不会破坏FinFET鳍。

    Mask-less and Implant Free Formation of Complementary Tunnel Field Effect Transistors
    8.
    发明申请
    Mask-less and Implant Free Formation of Complementary Tunnel Field Effect Transistors 有权
    无掩膜和植入物自由形成互补隧道场效应晶体管

    公开(公告)号：US20120319167A1

    公开(公告)日：2012-12-20

    申请号：US13162316

    申请日：2011-06-16

    申请人： Mark van Dal ,  Krishna Kumar Bhuwalka

    发明人： Mark van Dal ,  Krishna Kumar Bhuwalka

    IPC分类号： H01L27/092 ,  H01L29/78 ,  H01L21/336

    CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L21/823885 ,  H01L27/092 ,  H01L29/66356 ,  H01L29/7391

    摘要： A device includes a first source/drain region of a first conductivity type over a silicon substrate, wherein the first source/drain region is at a higher step of a two-step profile. The first source/drain region includes a germanium-containing region. A second source/drain region is of a second conductivity type opposite the first conductivity type, wherein the second source/drain region is at a lower step of the two-step profile. A gate dielectric includes a vertical portion in contact with a side edge the silicon substrate, and a horizontal portion in contact with a top surface of the silicon substrate at the lower step. The horizontal portion is connected to a lower end of the vertical portion. A gate electrode is directly over the horizontal portion, wherein a sidewall of the gate electrode is in contact with the vertical portion of the gate dielectric.

    摘要翻译： 器件包括在硅衬底上的第一导电类型的第一源极/漏极区域，其中第一源极/漏极区域处于两阶段轮廓的较高台阶。 第一源极/漏极区域包括含锗区域。 第二源极/漏极区域具有与第一导电类型相反的第二导电类型，其中第二源极/漏极区域处于两阶段轮廓的较低台阶。 栅极电介质包括与硅衬底的侧边缘接触的垂直部分，以及在下部台阶处与硅衬底的顶表面接触的水平部分。 水平部分连接到垂直部分的下端。 栅电极直接在水平部分之上，其中栅电极的侧壁与栅电介质的垂直部分接触。

    Mask-less and implant free formation of complementary tunnel field effect transistors
    10.
    发明授权
    Mask-less and implant free formation of complementary tunnel field effect transistors 有权
    无掩模和植入自由形成互补隧道场效应晶体管

    公开(公告)号：US08614468B2

    公开(公告)日：2013-12-24

    申请号：US13162316

    申请日：2011-06-16

    申请人： Mark van Dal ,  Krishna Kumar Bhuwalka

    发明人： Mark van Dal ,  Krishna Kumar Bhuwalka

    IPC分类号： H01L29/70 ,  H01L29/66

    CPC分类号： H01L21/823807 ,  H01L21/823814 ,  H01L21/823885 ,  H01L27/092 ,  H01L29/66356 ,  H01L29/7391

    摘要： A device includes a first source/drain region of a first conductivity type over a silicon substrate, wherein the first source/drain region is at a higher step of a two-step profile. The first source/drain region includes a germanium-containing region. A second source/drain region is of a second conductivity type opposite the first conductivity type, wherein the second source/drain region is at a lower step of the two-step profile. A gate dielectric includes a vertical portion in contact with a side edge the silicon substrate, and a horizontal portion in contact with a top surface of the silicon substrate at the lower step. The horizontal portion is connected to a lower end of the vertical portion. A gate electrode is directly over the horizontal portion, wherein a sidewall of the gate electrode is in contact with the vertical portion of the gate dielectric.

    摘要翻译： 器件包括在硅衬底上的第一导电类型的第一源极/漏极区域，其中第一源极/漏极区域处于两阶段轮廓的较高阶段。 第一源极/漏极区域包括含锗区域。 第二源极/漏极区域具有与第一导电类型相反的第二导电类型，其中第二源极/漏极区域处于两阶段轮廓的较低台阶。 栅极电介质包括与硅衬底的侧边缘接触的垂直部分，以及在下部台阶处与硅衬底的顶表面接触的水平部分。 水平部分连接到垂直部分的下端。 栅电极直接在水平部分之上，其中栅电极的侧壁与栅电介质的垂直部分接触。