公开(公告)号：US09735239B2

公开(公告)日：2017-08-15

申请号：US13444695

申请日：2012-04-11

申请人： Gerben Doornbos ,  Krishna Kumar Bhuwalka ,  Matthias Passlack

发明人： Gerben Doornbos ,  Krishna Kumar Bhuwalka ,  Matthias Passlack

IPC分类号： H01L29/66 ,  H01L29/205 ,  H01L29/10 ,  H01L29/78

CPC分类号： H01L29/205 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/785

摘要： A system and method for a channel region is disclosed. An embodiment comprises a channel region with multiple bi-layers comprising alternating complementary materials such as layers of InAs and layers of GaSb. The alternating layers of complementary materials provide desirable band gap characteristics for the channel region as a whole that individual layers of material may not.

公开(公告)号：US20140021532A1

公开(公告)日：2014-01-23

申请号：US13553405

申请日：2012-07-19

申请人： Krishna Bhuwalka ,  Gerben Doornbos ,  Matthias Passlack

发明人： Krishna Bhuwalka ,  Gerben Doornbos ,  Matthias Passlack

IPC分类号： H01L29/78 ,  H01L21/336

CPC分类号： H01L29/66977 ,  B82Y10/00 ,  H01L29/0657 ,  H01L29/0676 ,  H01L29/068 ,  H01L29/0688 ,  H01L29/1037 ,  H01L29/1054 ,  H01L29/205 ,  H01L29/42372 ,  H01L29/66356 ,  H01L29/66439 ,  H01L29/66522 ,  H01L29/66666 ,  H01L29/7391 ,  H01L29/775 ,  H01L29/7827

摘要： Among other things, one or more techniques for forming a vertical tunnel field effect transistor (FET), and a resulting vertical tunnel FET are provided herein. In an embodiment, the vertical tunnel FET is formed by forming a core over a first type substrate region, forming a second type channel shell around a circumference greater than a core circumference, forming a gate dielectric around a circumference greater than the core circumference, forming a gate electrode around a circumference greater than the core circumference, and forming a second type region over a portion of the second type channel shell, where the second type has a doping opposite a doping of the first type. In this manner, line tunneling is enabled, thus providing enhanced tunneling efficiency for a vertical tunnel FET.

摘要翻译： 除此之外，本文提供了用于形成垂直隧道场效应晶体管（FET）的一种或多种技术以及所产生的垂直隧道FET。 在一个实施例中，垂直隧道FET通过在第一类型的衬底区域上形成芯体形成，围绕围绕圆周的圆周形成第二类型沟道壳体，围绕围绕圆周的圆周形成栅极电介质，形成 围绕圆周大于芯圆周的栅电极，并且在第二类型沟槽壳体的一部分上形成第二类型区域，其中第二类型具有与第一类型的掺杂相反的掺杂。 以这种方式，能够进行线路隧道，从而为垂直隧道FET提供增强的隧道效率。

公开(公告)号：US20130270607A1

公开(公告)日：2013-10-17

申请号：US13444695

申请日：2012-04-11

申请人： Gerben Doornbos ,  Krishna Kumar Bhuwalka ,  Matthias Passlack

发明人： Gerben Doornbos ,  Krishna Kumar Bhuwalka ,  Matthias Passlack

IPC分类号： H01L29/205 ,  H01L21/336 ,  H01L29/78

CPC分类号： H01L29/205 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/785

摘要： A system and method for a channel region is disclosed. An embodiment comprises a channel region with multiple bi-layers comprising alternating complementary materials such as layers of InAs and layers of GaSb. The alternating layers of complementary materials provide desirable band gap characteristics for the channel region as a whole that individual layers of material may not.

摘要翻译： 公开了一种用于信道区域的系统和方法。 一个实施例包括具有多个双层的沟道区，包括交替的互补材料，例如InAs层和GaSb层。 互补材料的交替层为通道区域提供期望的带隙特性，整体上材料的各层可能不是。

公开(公告)号：US20120319211A1

公开(公告)日：2012-12-20

申请号：US13161649

申请日：2011-06-16

申请人： Mark van Dal ,  Gerben Doornbos ,  Georgios Vellianitis ,  Tsung-Lin Lee ,  Feng Yuan

发明人： Mark van Dal ,  Gerben Doornbos ,  Georgios Vellianitis ,  Tsung-Lin Lee ,  Feng Yuan

IPC分类号： H01L29/78 ,  H01L21/20

CPC分类号： H01L29/1054 ,  H01L21/823807 ,  H01L21/823821 ,  H01L27/0924 ,  H01L29/165 ,  H01L29/66795 ,  H01L29/785

摘要： The present disclosure provides a semiconductor device with a strained SiGe channel and a method for fabricating such a device. In an embodiment, a semiconductor device includes a substrate including at least two isolation features, a fin substrate disposed between and above the at least two isolation features, and an epitaxial layer disposed over exposed portions of the fin substrate. According to one aspect, the epitaxial layer may be disposed over a top surface and sidewalls of the fin substrate. According to another aspect, the fin substrate may be disposed substantially completely above the at least two isolation features.

摘要翻译： 本公开提供了具有应变SiGe沟道的半导体器件和制造这种器件的方法。 在一个实施例中，半导体器件包括包括至少两个隔离特征的衬底，设置在至少两个隔离特征之间和之上的散热片衬底以及设置在散热片衬底的暴露部分之上的外延层。 根据一个方面，外延层可以设置在翅片衬底的顶表面和侧壁上。 根据另一方面，翅片基板可以基本上完​​全设置在至少两个隔离特征之上。

公开(公告)号：US20110049639A1

公开(公告)日：2011-03-03

申请号：US12989478

申请日：2009-04-24

申请人： Gerben Doornbos ,  Marcus J.H. Van Dal

发明人： Gerben Doornbos ,  Marcus J.H. Van Dal

IPC分类号： H01L27/088 ,  H01L21/336

CPC分类号： H01L21/26506 ,  H01L21/28079 ,  H01L21/28088 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7833 ,  H01L29/785

摘要： A method is disclosed of manufacturing an integrated circuit. The method comprises providing a substrate (100) comprising a source region (102) and a drain region (104) separated by a channel region (106, 406), said channel region being covered by a gate stack separated from the channel region by a dielectric layer (110), the gate stack comprising a metal portion (112) over the dielectric layer (110) and a polysilicon portion (116) over the metal portion (112); implanting an oxide reducing dopant (130) into the polysilicon portion (116); depositing a silicidation metal (140) over the implanted polysilicon portion (116); and converting the implanted polysilicon portion (116) into a suicide portion. By fully converting the polysilicon portion (116) into a suicide portion, the dopant (130) is ‘snow-ploughed’ towards the interface between the metal portion (112) and the polysilicon portion (116) where it reacts with any oxide formed at said interface. This yields an IC having a plurality of transistors, which gates have a low enough contact resistance to facilitate radio frequency operating speeds.

摘要翻译： 公开了制造集成电路的方法。 该方法包括提供包括由沟道区（106,406）分开的源极区（102）和漏区（104）的衬底（100），所述沟道区域由与沟道区分离的栅堆叠覆盖 介电层（110），所述栅极堆叠包括位于所述介电层（110）上方的金属部分（112）和所述金属部分（112）上的多晶硅部分（116）。 将氧化物还原掺杂剂（130）注入多晶硅部分（116）中; 在所述注入的多晶硅部分（116）上沉积硅化金属（140）; 以及将注入的多晶硅部分（116）转换成硅化物部分。 通过将多晶硅部分（116）完全转化成硅化物部分，掺杂剂（130）朝向金属部分（112）和多晶硅部分（116）之间的界面“积雪”，其中它与在 说界面。 这产生具有多个晶体管的IC，该栅极具有足够低的接触电阻以促进射频操作速度。

公开(公告)号：US20100264492A1

公开(公告)日：2010-10-21

申请号：US11629419

申请日：2006-06-06

申请人： Radu Surdeanu ,  Gerben Doornbos ,  Youri Ponomarev ,  Josine Loo

发明人： Radu Surdeanu ,  Gerben Doornbos ,  Youri Ponomarev ,  Josine Loo

IPC分类号： H01L29/786 ,  H01L21/86

CPC分类号： H01L29/78648 ,  H01L29/41733 ,  H01L29/458 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/78618 ,  H01L29/78681

摘要： A semiconductor on insulator semiconductor device has metal or silicide source and drain contact regions (38, 40), activated source and drain regions (30, 32) and a body region (34). The structure may be a double gated SOI structure or a fully depleted (FD) SOI structure. A sharp intergace and low resistance are achieved with a process that uses spacers (28) and which fully replaces the full thickness of a semiconductor layer with the contact regions.

摘要翻译： 半导体绝缘体上半导体器件具有金属或硅化物源极和漏极接触区域（38,40），激活的源极和漏极区域（30,32）和体区域（34）。 该结构可以是双门控SOI结构或完全耗尽（FD）SOI结构。 通过使用间隔物（28）并且完全用接触区域完全替代半导体层的全部厚度的工艺，实现了锐利的间隙和低电阻。

公开(公告)号：US20090209092A1

公开(公告)日：2009-08-20

申请号：US12307800

申请日：2007-07-09

申请人： Jan Sonsky ,  Gerben Doornbos

发明人： Jan Sonsky ,  Gerben Doornbos

IPC分类号： H01L21/28

CPC分类号： H01L29/785 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/66795 ,  H01L29/6681

摘要： A FinFET and methods for its manufacture are provided. The method of the invention provides an elegant process for manufacturing FinFETs with separated gates. It is compatible with a wide range of dielectric materials and gate electrode materials, providing that the gate electrode material(s) can be deposited conformally. Provision of at least one upstanding structure (or “dummy fin”) (40) on each side of the fin (4) serves to locally increase the thickness of the gate electrode material layer (70). In particular, as the shortest distance between each upstanding structure (40) and the respective side of the fin (4) is arranged in accordance with the invention to be less than twice the thickness of the conformal layer, the thickness of the gate electrode material layer (70) all the way across this distance between each upstanding structure (40) and the fin (4) is increased relative to that over planar regions of the substrate (2). Thus, following an anisotropic etch to remove gate electrode material (70) overlying the fin (4), some material nevertheless remains between the upstanding structures and the fin. Thus, an enlarged area of gate electrode material is formed for use as a gate contact pad.

摘要翻译： 提供了FinFET及其制造方法。 本发明的方法提供了用于制造具有分离栅极的FinFET的优雅工艺。 与各种介电材料和栅极电极材料兼容，只要栅电极材料可以保形地沉积。 在翅片（4）的每一侧上设置至少一个直立结构（或“虚拟翅片”）（40）用于局部增加栅电极材料层（70）的厚度。 特别地，由于根据本发明将每个直立结构（40）和翅片（4）的相应侧之间的最短距离布置成小于共形层的厚度的两倍，所以栅电极材料的厚度 在每个直立结构（40）和翅片（4）之间的整个距离上的层（70）相对于衬底（2）的平坦平面区域增加。 因此，在各向异性蚀刻之后，除去覆盖翅片（4）的栅极电极材料（70）之后，仍然存在一些材料保持在直立结构和翅片之间。 因此，形成用作栅极接触焊盘的栅电极材料的放大面积。

公开(公告)号：US20080150024A1

公开(公告)日：2008-06-26

申请号：US10597996

申请日：2005-02-10

申请人： Radu Catalin Surdeanu ,  Gerben Doornbos ,  Marcus Johannes Henricus Van Dal

发明人： Radu Catalin Surdeanu ,  Gerben Doornbos ,  Marcus Johannes Henricus Van Dal

IPC分类号： H01L29/786 ,  H01L21/336

CPC分类号： H01L21/26506 ,  H01L21/26513 ,  H01L21/26586 ,  H01L21/7624 ,  H01L29/458 ,  H01L29/66507 ,  H01L29/66598 ,  H01L29/66772 ,  H01L29/78621

摘要： This invention relates to a semiconductor device (105) and a method of manufacturing this device. A preferred embodiment of the invention is a semiconductor device (105) comprising a silicon semiconductor substrate (110), an oxide layer (115) and an active layer (120). In the active layer, insulating areas (125) and an active area (127) have been formed. The active area (127) comprises a source (180), a drain (182) and a body (168). The source (180) and drain (182) also comprise source and drain extensions (184, 186). The active layer (120) is provided with a gate (170). On both sides of the gate (170), L-shaped side wall spacers are located. The source (180) and drain (182) also comprise silicide regions (190, 192). A characteristic of these regions is that they have extensions (194, 196) located under the side wall spacers (136, 138). These extensions (194, 196) strongly reduce the series resistance of the source (194) and drain (196), which significantly improves the performance of the semiconductor device (105).

摘要翻译： 本发明涉及一种半导体器件（105）及其制造方法。 本发明的优选实施例是包括硅半导体衬底（110），氧化物层（115）和有源层（120）的半导体器件（105）。 在有源层中，形成了绝缘区域（125）和有源区域（127）。 有源区域（127）包括源（180），漏极（182）和主体（168）。 源极（180）和漏极（182）还包括源极和漏极延伸部分（184,186）。 有源层（120）设有栅极（170）。 在门（170）的两侧设有L形侧壁隔片。 源极（180）和漏极（182）还包括硅化物区域（190,192）。 这些区域的特征在于它们具有位于侧壁间隔物（136,138）下方的延伸部（194,196）。 这些扩展（194,196）强烈地降低了源极（194）和漏极（196）的串联电阻，这显着地改善了半导体器件（105）的性能。

公开(公告)号：US20140061801A1

公开(公告)日：2014-03-06

申请号：US13600369

申请日：2012-08-31

申请人： Gerben Doornbos ,  Mark van Dal

发明人： Gerben Doornbos ,  Mark van Dal

IPC分类号： H01L27/12

CPC分类号： H01L27/0207 ,  H01L21/823807 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/1054 ,  H01L29/7843

摘要： The present disclosure describes a layout for stress optimization. The layout includes a substrate, at least two fin field effect transistors (FinFET) cells formed in the substrate, a FinFET fin designed to cross the two FinFET cells, a plurality of gates formed on the substrate, and an isolation unit formed between the first FinFET cell and the second FinFET cell. The two FinFET cells include a first FinFET cell and a second FinFET cell. The FinFET fin includes a positive charge FinFET (Fin PFET) fin and a negative charge FinFET (Fin NFET) fin. The isolation unit isolates the first FinFET cell from the second FinFET cell without breaking the FinFET fin.

摘要翻译： 本公开描述了用于应力优化的布局。 该布局包括衬底，在衬底中形成的至少两个鳍状场效应晶体管（FinFET）单元，设计成跨过两个FinFET单元的FinFET鳍，形成在衬底上的多个栅极，以及形成在第一 FinFET单元和第二个FinFET单元。 两个FinFET单元包括第一FinFET单元和第二FinFET单元。 FinFET鳍片包括正电荷FinFET（Fin PFET）鳍和负电荷FinFET（Fin NFET）鳍。 隔离单元将第一FinFET单元与第二FinFET单元隔离，而不会破坏FinFET鳍。

公开(公告)号：US08148052B2

公开(公告)日：2012-04-03

申请号：US12514777

申请日：2007-11-13

申请人： Anja Monique Vanleenhove ,  Peter Dirksen ,  David Van Steenwinckel ,  Gerben Doornbos ,  Casper Juffermans ,  Mark Van Dal

发明人： Anja Monique Vanleenhove ,  Peter Dirksen ,  David Van Steenwinckel ,  Gerben Doornbos ,  Casper Juffermans ,  Mark Van Dal

IPC分类号： G03F7/26

CPC分类号： G03F7/0035 ,  G03F7/11 ,  H01L21/0271 ,  H01L21/0273 ,  H01L21/823821 ,  H01L29/66795 ,  H01L29/6681 ,  H01L29/785

摘要： A method of forming a pattern in at least one device layer in or on a substrate comprises: coating the device layer with a first photoresist layer; exposing the first photoresist using a first mask; developing the first photoresist layer to form a first pattern on the substrate; coating the substrate with a protection layer; treating the protection layer to cause a change therein where it is in contact with the first photoresist, to render the changed protection layer substantially immune to a subsequent exposure and/or developing step; coating the substrate with a second photoresist layer; exposing the second photoresist layer using a second mask; and developing the second photoresist layer to form a second pattern on the substrate without significantly affecting the first pattern in the first photoresist layer, wherein the first and second patterns together define interspersed features having a spatial frequency greater than that of the features defined in each of the first and second patterns separately. The process has particular utility in defining source, drain and fin features of finFET devices with a smaller feature size than otherwise achievable with the prevailing lithography tools.

摘要翻译： 在衬底中或衬底上的至少一个器件层中形成图案的方法包括：用第一光致抗蚀剂层涂覆器件层; 使用第一掩模曝光第一光致抗蚀剂; 显影第一光致抗蚀剂层以在基底上形成第一图案; 用保护层涂覆基板; 处理保护层以在其中与第一光致抗蚀剂接触的地方发生变化，使得改变的保护层基本上不受随后的曝光和/或显影步骤的影响; 用第二光致抗蚀剂层涂覆基板; 使用第二掩模曝光所述第二光致抗蚀剂层; 并且显影所述第二光致抗蚀剂层以在所述基板上形成第二图案，而不会显着影响所述第一光致抗蚀剂层中的所述第一图案，其中所述第一和第二图案一起限定散布特征，其空间频率大于 第一和第二模式分开。 该方法在定义具有较小的特征尺寸的finFET器件的源极，漏极和鳍片特征方面具有特别的用途，而与主要的光刻工具不同。