利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

179 条记录 (耗时 0.029 秒)

    DRAM memory cell
    3.
    发明授权
    DRAM memory cell 失效
    DRAM存储单元

    公开(公告)号：US07368752B2

    公开(公告)日：2008-05-06

    申请号：US10839800

    申请日：2004-05-06

    申请人： Richard J. Luyken ,  Franz Hofmann ,  Lothar Risch ,  Dirk Manger ,  Wolfgang Rösner ,  Till Schlösser ,  Michael Specht

    发明人： Richard J. Luyken ,  Franz Hofmann ,  Lothar Risch ,  Dirk Manger ,  Wolfgang Rösner ,  Till Schlösser ,  Michael Specht

    IPC分类号： H01L27/108 ,  H01L29/12 ,  H01L31/112

    CPC分类号： H01L27/10823 ,  H01L27/10808 ,  H01L27/10826 ,  H01L27/10829 ,  H01L27/10891 ,  H01L29/7851

    摘要： A DRAM memory cell is provided with a selection transistor, which is arranged horizontally at a semiconductor substrate surface and has a first source/drain electrode, a second source/drain electrode, a channel layer arranged between the first and the second source/drain electrode in the semiconductor substrate, and a gate electrode, which is arranged along the channel layer and is electrically insulated from the channel layer, a storage capacitor, which has a first capacitor electrode and a second capacitor electrode, insulated from the first capacitor electrode, one of the capacitor electrodes of the storage capacitor being electrically conductively connected to one of the source/drain electrodes of the selection transistor, and a semiconductor substrate electrode on the rear side, the gate electrode enclosing the channel layer at at least two opposite sides.

    摘要翻译： DRAM存储单元设置有选择晶体管，该晶体管被水平地布置在半导体衬底表面处并且具有第一源极/漏极，第二源极/漏极，布置在第一和第二源极/漏极之间的沟道层 在所述半导体基板中，沿着所述沟道层配置并与所述沟道层电绝缘的栅电极具有与所述第一电容电极绝缘的第一电容电极和第二电容电极的保持电容器， 所述存储电容器的电容器电极与所述选择晶体管的源极/漏极之一导电地连接，并且在后侧具有半导体衬底电极，所述栅电极在至少两个相对的两侧包围所述沟道层。

    DRAM cell structure with tunnel barrier
    5.
    发明授权
    DRAM cell structure with tunnel barrier 有权
    具有隧道势垒的DRAM单元结构

    公开(公告)号：US07180115B1

    公开(公告)日：2007-02-20

    申请号：US10130441

    申请日：2000-11-14

    申请人： Franz Hofmann ,  Wolfgang Roesner ,  Lothar Risch ,  Till Schloesser

    发明人： Franz Hofmann ,  Wolfgang Roesner ,  Lothar Risch ,  Till Schloesser

    IPC分类号： H01L27/108

    CPC分类号： H01L27/10864 ,  H01L27/10867 ,  H01L27/10891 ,  H01L27/1203

    摘要： The invention relates to a transistor that is provided with a first source/drain area (S/D1), a channel area (KA) adjacent thereto, a second source/drain area (S/D 2) adjacent thereto, a gate dielectric and a gate electrode. A first capacitor electrode (SP) of the capacitor is connected to the first source/drain area (S/D1). An insulating structure entirely surrounds an insulating area of the circuit arrangement. At least the first capacitor electrode (SP) and the first source/drain area (S/D1) are arranged in the insulating area. The second source/drain area (S/D2) and the second capacitor electrode of the capacitor are arranged outside the insulating area. The insulating structure prevents the first capacitor electrode (SP) from loosing charge through leaking currents between charging and discharging of the capacitor. A tunnel barrier (T) which is arranged in the channel area (KA) is part of the insulating structure. A capacitor dielectric (KD) that separates the first capacitor electrode (SP) from the second capacitor electrode is part of the insulating structure.

    摘要翻译： 本发明涉及一种具有第一源极/漏极区域（S / D 1），与其相邻的沟道区域（KA），与其相邻的第二源极/漏极区域（S / D 2），栅极电介质 和栅电极。 电容器的第一电容器电极（SP）连接到第一源极/漏极区域（S / D 1）。 绝缘结构完全围绕电路装置的绝缘区域。 至少第一电容器电极（SP）和第一源极/漏极区域（S / D 1）布置在绝缘区域中。 电容器的第二源极/漏极区域（S / D 2）和第二电容器电极布置在绝缘区域的外部。 绝缘结构防止第一电容器电极（SP）通过电容器的充电和放电之间的泄漏电流而失去电荷。 布置在通道区域（KA）中的隧道势垒（T）是绝缘结构的一部分。 将第一电容器电极（SP）与第二电容器电极分离的电容器电介质（KD）是绝缘结构的一部分。

    Method of producing a read-only storage cell arrangement
    6.
    发明授权
    Method of producing a read-only storage cell arrangement 失效
    制造只读存储单元布置的方法

    公开(公告)号：US5998261A

    公开(公告)日：1999-12-07

    申请号：US973701

    申请日：1997-12-08

    申请人： Franz Hofmann ,  Wolfgang Rosner ,  Wolfgang Krautschneider ,  Lothar Risch

    发明人： Franz Hofmann ,  Wolfgang Rosner ,  Wolfgang Krautschneider ,  Lothar Risch

    IPC分类号： H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792 ,  H01L21/336

    CPC分类号： H01L27/11517 ,  H01L27/115

    摘要： An electrically writable and erasable read-only memory cell arrangement fabricated in a semiconductor substrate, preferably of monocrystalline silicon, or in a silicon layer of an SOI substrate. A cell array with memory cells is provided on a main surface of the semiconductor substrate. Each memory cell comprises an MOS transistor, vertical to the main surface and comprising, in addition to the source/drain region and a channel region arranged in-between, a first dielectric, a floating gate, a second dielectric and a control gate. A plurality of essentially parallel strip-shaped trenches are provided in the cell array. The vertical MOS transistors are arranged on the flanks of the trenches. The memory cells are in each case arranged on opposite flanks of the trenches.

    摘要翻译： PCT No.PCT / DE96 / 01117 Sec。 371 1997年12月8日第 102（e）日期1997年12月8日PCT提交1996年6月25日PCT公布。 第WO97 / 02599号公报 日期1997年1月23日在半导体衬底（优选单晶硅）或SOI衬底的硅层中制造的电可写和可擦除的只读存储单元布置。 具有存储单元的单元阵列设置在半导体基板的主表面上。 每个存储单元包括垂直于主表面的MOS晶体管，并且除了源极/漏极区域和布置在其之间的沟道区域之外还包括第一电介质，浮动栅极，第二电介质和控制栅极。 多个基本上平行的带状沟槽设置在单元阵列中。 垂直MOS晶体管布置在沟槽的侧面。 存储单元在每种情况下都布置在沟槽的相对侧面上。

    Method for producing a DRAM cellular arrangement
    7.
    发明授权
    Method for producing a DRAM cellular arrangement 有权
    用于制造DRAM蜂窝装置的方法

    公开(公告)号：US6037209A

    公开(公告)日：2000-03-14

    申请号：US254696

    申请日：1999-03-15

    申请人： Wolfgang Rosner ,  Lothar Risch ,  Franz Hofmann ,  Reinhard Stengl

    发明人： Wolfgang Rosner ,  Lothar Risch ,  Franz Hofmann ,  Reinhard Stengl

    IPC分类号： H01L21/8242 ,  H01L27/108

    CPC分类号： H01L27/10876 ,  H01L27/10823

    摘要： The DRAM cell arrangement comprises, per memory cell, a vertical MOS transistor whose first source/drain region is connected to a storage node of a storage capacitor, whose channel region (3) is annularly enclosed by a gate electrode (13) and whose second source/drain region is connected to a buried bit line. The DRAM cell arrangement is produced using only two masks, with the aid of a spacer technique, with a memory cell area of 2F.sup.2, where F is the minimum structure size which can be produced using the respective technology.

    摘要翻译： PCT No.PCT / DE97 / 01580 Sec。 371 1999年3月15日 102（e）1999年3月15日PCT 1997年7月28日PCT公布。 出版物WO98 / 11604 日期1998年3月19日DRAM单元布置包括每个存储单元的垂直MOS晶体管，其第一源极/漏极区域连接到存储电容器的存储节点，其沟道区域（3）被栅电极环形封闭 13），并且其第二源极/漏极区域连接到掩埋位线。 借助于间隔器技术，仅使用两个掩模来制造DRAM单元布置，存储单元面积为2F2，其中F是可以使用各自技术产生的最小结构尺寸。

    Read-only memory cell arrangement and method for its production
    8.
    发明授权
    Read-only memory cell arrangement and method for its production 失效
    只读存储单元布置及其生产方法

    公开(公告)号：US5920778A

    公开(公告)日：1999-07-06

    申请号：US913740

    申请日：1997-09-23

    申请人： Wolfgang Rosner ,  Wolfgang Krautschneider ,  Franz Hofmann ,  Lothar Risch

    发明人： Wolfgang Rosner ,  Wolfgang Krautschneider ,  Franz Hofmann ,  Lothar Risch

    IPC分类号： H01L21/8246 ,  H01L27/112

    CPC分类号： H01L27/11273 ,  H01L27/112

    摘要： In a read-only memory cell arrangement having first memory cells which contain a vertical MOS transistor, and having second memory cells which do not contain vertical MOS transistors, the memory cells are arranged along opposite flanks of strip-shaped parallel insulation trenches (16). The width of the insulation trenches (16) is preferably equal to their separation, so that the memory cell arrangement can be produced with a space requirement of 2F.sup.2 per memory cell, F being the minimum structure size in the respective technology.

    摘要翻译： PCT No.PCT / DE96 / 00614 Sec。 371日期1997年9月23日 102（e）1997年9月23日PCT PCT 1996年4月9日PCT公布。 公开号WO96 / 3351300 日期1996年10月24日在具有包含垂直MOS晶体管的第一存储单元且具有不包含垂直MOS晶体管的第二存储单元的只读存储单元布置中，存储单元沿着带状平行的相对侧布置 绝缘沟槽（16）。 绝缘沟槽（16）的宽度优选等于它们的间隔，使得可以以每个存储单元的空间要求为2F2来生产存储单元布置，F是相应技术中的最小结构尺寸。

    Method for production of a read-only-memory cell arrangement having vertical MOS transistors
    9.
    发明授权
    Method for production of a read-only-memory cell arrangement having vertical MOS transistors 失效
    用于制造具有垂直MOS晶体管的只读存储单元布置方法

    公开(公告)号：US5744393A

    公开(公告)日：1998-04-28

    申请号：US836175

    申请日：1997-04-17

    申请人： Lothar Risch ,  Franz Hofmann ,  Wolfgang Rosner ,  Wolfgang Krautschneider

    发明人： Lothar Risch ,  Franz Hofmann ,  Wolfgang Rosner ,  Wolfgang Krautschneider

    IPC分类号： H01L21/8234 ,  H01L21/8246 ,  H01L27/088 ,  H01L27/112 ,  H01L29/739 ,  H01L29/78

    CPC分类号： H01L27/112

    摘要： A method for production of a read-only-memory cell arrangement having vertical MOS transistors is provided. In order to produce a read-only-memory cell arrangement which has first memory cells having a vertical MOS transistor and second memory cells which do not have a vertical MOS transistor, holes provided with a gate dielectric and a gate electrode are etched in a silicon substrate with a layer sequencing corresponding to a source, a channel and a drain for the first memory cells. Insulation trenches whose separation is preferably equal to their width are produced for insulation of adjacent memory cells.

    摘要翻译： PCT No.PCT / DE95 / 01365 Sec。 371日期1997年04月17日 102（e）日期1997年4月17日PCT提交1995年10月5日PCT公布。 出版物WO96 / 13064 日期：1996年5月2日提供具有垂直MOS晶体管的只读存储单元布置方法。 为了产生具有垂直MOS晶体管的第一存储单元和不具有垂直MOS晶体管的第二存储单元的只读存储单元布置，在栅极电介质和栅电极中设置的孔被蚀刻在硅 具有对应于第一存储器单元的源极，沟道和漏极的层序列的衬底。 为了绝缘相邻的存储单元而产生绝缘沟槽，其隔离优选等于其宽度。