公开(公告)号：US20070155065A1

公开(公告)日：2007-07-05

申请号：US11323369

申请日：2005-12-29

申请人： Shekhar Borkar ,  Ali Keshavarzi ,  Juanita Kurtin ,  Vivek De

发明人： Shekhar Borkar ,  Ali Keshavarzi ,  Juanita Kurtin ,  Vivek De

IPC分类号： H01L21/84 ,  H01L21/00

CPC分类号： H01L29/0665 ,  B82Y10/00 ,  H01L29/0673 ,  H01L29/78696 ,  H01L51/0048

摘要： Methods and associated structures of forming a microelectronic device are described. Those methods comprise forming a plurality of substantially randomly oriented CNT's on a substrate, and forming at least one source/drain pair, wherein the at least one source/drain pair is coupled to the plurality of substantially randomly oriented CNT's.

摘要翻译： 描述形成微电子器件的方法和相关结构。 那些方法包括在衬底上形成多个基本随机取向的CNT，并形成至少一个源极/漏极对，其中至少一个源极/漏极对耦合到多个基本上随机取向的CNT。

公开(公告)号：US20060054977A1

公开(公告)日：2006-03-16

申请号：US10942019

申请日：2004-09-16

申请人： Dinesh Somasekhar ,  Shekhar Borkar ,  Vivek De ,  Yibin Ye ,  Muhammad Khellah ,  Fabrice Paillet ,  Stephen Tang ,  Ali Keshavarzi ,  Shih-Lien Lu

发明人： Dinesh Somasekhar ,  Shekhar Borkar ,  Vivek De ,  Yibin Ye ,  Muhammad Khellah ,  Fabrice Paillet ,  Stephen Tang ,  Ali Keshavarzi ,  Shih-Lien Lu

IPC分类号： H01L29/76

CPC分类号： H01L27/115 ,  G11C11/404 ,  G11C16/0416

摘要： A memory device is provided that includes a plurality of memory cells where each memory cell includes a source region, a drain region and a floating gate. A coupling bit-line is also provided that extends over at least one column of the plurality of memory cells. The coupling bit-line may be formed on each of the floating gates of memory cells forming the column of the plurality of memory cells. The coupling bit-line may also be formed within a well of each of memory cells forming the column of the plurality of memory cells.

摘要翻译： 提供一种存储器件，其包括多个存储器单元，其中每个存储器单元包括源极区域，漏极区域和浮动栅极。 还提供了在多个存储单元中的至少一列延伸的耦合位线。 耦合位线可以形成在形成多个存储单元的列的存储单元的每个浮置栅极上。 耦合位线也可以形成在形成多个存储器单元的列的每个存储单元的阱中。

公开(公告)号：US20060065962A1

公开(公告)日：2006-03-30

申请号：US10954256

申请日：2004-09-29

申请人： Siva Narendra ,  James Tschanz ,  Vivek De ,  Shekhar Borkar

发明人： Siva Narendra ,  James Tschanz ,  Vivek De ,  Shekhar Borkar

IPC分类号： H01L23/02

CPC分类号： H01L25/18 ,  H01L2224/05001 ,  H01L2224/05026 ,  H01L2224/0557 ,  H01L2224/05571 ,  H01L2224/13025 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06565 ,  H01L2924/00014 ,  H01L2924/1305 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/00 ,  H01L2224/05005 ,  H01L2224/05541 ,  H01L2224/05599

摘要： Apparatus, system and method for managing power of a main circuitry disposed on a main substrate using a control circuitry disposed on a control substrate, in a stacked relationship with the main substrate, are described herein.

摘要翻译： 这里描述了使用设置在控制基板上的与主基板堆叠关系的设置在主基板上的主电路的电力的装置，系统和方法。

公开(公告)号：US20060071650A1

公开(公告)日：2006-04-06

申请号：US10954464

申请日：2004-09-30

申请人： Siva Narendra ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

发明人： Siva Narendra ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

IPC分类号： G05F1/40

CPC分类号： G06F1/26 ,  G06F1/189 ,  H01L25/16 ,  H01L25/18 ,  H01L2224/16145 ,  H01L2924/00014 ,  H01L2924/01068 ,  H01L2924/15311 ,  H01L2924/3011 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： A central processing unit (CPU) is disclosed. The CPU includes a CPU die; and a voltage regulator/converter die bonded to the CPU die in a three dimensional packaging layout.

摘要翻译： 公开了一种中央处理单元（CPU）。 CPU包括CPU管芯; 以及以三维封装布局结合到CPU管芯的电压调节器/转换器管芯。

公开(公告)号：US20060071648A1

公开(公告)日：2006-04-06

申请号：US10955383

申请日：2004-09-30

申请人： Siva Narendra ,  James Tschanz ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

发明人： Siva Narendra ,  James Tschanz ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

IPC分类号： G05F1/00

CPC分类号： H01L25/0657 ,  H01L25/18 ,  H01L2224/0554 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2924/00014 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： A central processing unit (CPU) is disclosed. The CPU includes a CPU die; and a power management die bonded to the CPU die in a three dimensional packaging layout.

摘要翻译： 公开了一种中央处理单元（CPU）。 CPU包括CPU管芯; 以及以三维封装布局结合到CPU裸片的电源管理裸片。

公开(公告)号：US20070260848A1

公开(公告)日：2007-11-08

申请号：US11825252

申请日：2007-07-03

申请人： Siva Narendra ,  James Tschanz ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

发明人： Siva Narendra ,  James Tschanz ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

IPC分类号： G06F15/00 ,  H01L21/50 ,  H01L23/34

CPC分类号： H01L25/0657 ,  H01L25/18 ,  H01L2224/0554 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/16 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2924/00014 ,  H01L2224/05599 ,  H01L2224/0555 ,  H01L2224/0556

摘要： An integrated circuit (IC) package is disclosed. The IC package includes a first die; and a second die bonded to the CPU die in a three dimensional packaging layout.

摘要翻译： 公开了一种集成电路（IC）封装。 IC封装包括第一裸片; 以及以三维封装布局结合到CPU管芯的第二管芯。

公开(公告)号：US20060099734A1

公开(公告)日：2006-05-11

申请号：US10955746

申请日：2004-09-30

申请人： Siva Narendra ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

发明人： Siva Narendra ,  Howard Wilson ,  Donald Gardner ,  Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Nitin Borkar ,  Vivek De ,  Shekhar Borkar

IPC分类号： H01L21/50

CPC分类号： H01L25/18 ,  G06F1/189 ,  G06F1/26 ,  H01L25/0657 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2924/00011 ,  H01L2924/00014 ,  H01L2924/3011 ,  H01L2224/0401

摘要： A central processing unit (CPU) is disclosed. The CPU includes a CPU die; and a voltage regulator die bonded to the CPU die in a three dimensional packaging layout.

摘要翻译： 公开了一种中央处理单元（CPU）。 CPU包括CPU管芯; 以及以三维封装布局结合到CPU裸片的电压调节器芯片。

公开(公告)号：US07774590B2

公开(公告)日：2010-08-10

申请号：US11387385

申请日：2006-03-23

申请人： Shekhar Borkar ,  Yatin Hoskote ,  Shu-Ling Garver

发明人： Shekhar Borkar ,  Yatin Hoskote ,  Shu-Ling Garver

IPC分类号： G06F15/177

CPC分类号： G06F1/32

摘要： In one embodiment, the present invention includes a method for performing dynamic testing of a many-core processor including a plurality of cores, manipulating data obtained from the dynamic testing into profile information of the many-core processor, and storing the profile information in a non-volatile memory. The non-volatile memory may be within the many-core processor, in some embodiments. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于执行包括多个核心的多核处理器的动态测试的方法，将从动态测试获得的数据操作成多核处理器的简档信息，并将该简档信息存储在 非易失性存储器。 在一些实施例中，非易失性存储器可以在多核处理器内。 描述和要求保护其他实施例。

公开(公告)号：US07412353B2

公开(公告)日：2008-08-12

申请号：US11238488

申请日：2005-09-28

申请人： Shekhar Borkar ,  Yatin Hoskote ,  Shu-Ling Garver

发明人： Shekhar Borkar ,  Yatin Hoskote ,  Shu-Ling Garver

IPC分类号： G06F15/00

CPC分类号： G06F1/3203 ,  G06F1/324 ,  G06F1/3287 ,  G06F1/3293 ,  G06F1/3296 ,  G06F11/1637 ,  G06F11/165 ,  G06F11/1695 ,  Y02D10/122 ,  Y02D10/126 ,  Y02D10/171 ,  Y02D10/172

摘要： According to embodiments of the disclosed subject matter, cores in a many-core processor may be periodically tested to obtain and/or refresh their dynamic profiles. The dynamic profile of a core may include information on its maximum operating frequency, power consumption, power leakage, functional correctness, and other parameters, as well as the trending information of these parameters. Once a dynamic profile has been created for each core, cores in a many-core processor may be grouped into different bins according to their characteristics. Based on dynamic profiles and the grouping information, the operating system (“OS”) or other software may allocate a task to those cores that are most suitable for the task. The interconnect fabric in the many-core processor may be reconfigured to ensure a high level of connectivity among the selected cores. Additionally, cores may be re-allocated and/or re-balanced to a task in response to changes in the environment.

摘要翻译： 根据所公开的主题的实施例，可以定期测试多核处理器中的核心以获得和/或刷新其动态简档。 核心的动态分布可以包括关于其最大工作频率，功耗，功率泄漏，功能正确性和其他参数的信息以及这些参数的趋势信息。 一旦为每个核心创建了动态配置文件，多核处理器中的核心可以根据其特征被分组到不同的箱中。 基于动态配置文件和分组信息，操作系统（“OS”）或其他软件可以将任务分配给最适合任务的那些核心。 可以重新配置多核处理器中的互连结构，以确保所选核心之间的高水平连接。 此外，响应于环境变化，核可以被重新分配和/或重新平衡到任务。

公开(公告)号：US20060041763A1

公开(公告)日：2006-02-23

申请号：US10922050

申请日：2004-08-19

申请人： Shekhar Borkar ,  Tanay Karnik ,  Peter Hazucha ,  Gerhard Schrom ,  Greg Dermer

发明人： Shekhar Borkar ,  Tanay Karnik ,  Peter Hazucha ,  Gerhard Schrom ,  Greg Dermer

IPC分类号： G06F1/26

CPC分类号： G06F1/28

摘要： A system is disclosed. The system includes a load, a voltage regulator circuit coupled to the load a power supply, a load coupled to the power supply to receive one or more voltages from the power supply, and a digital bus, coupled between the power supply and the load. The digital bus transmits power consumption measurements from the load to the power supply and transmits power consumption measurements from the power supply to the load.

摘要翻译： 公开了一种系统。 该系统包括负载，电压调节器电路，耦合到负载电源，耦合到电源以从电源接收一个或多个电压的负载以及耦合在电源和负载之间的数字总线。 数字总线将功耗测量从负载传输到电源，并将功耗测量从电源传输到负载。