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    NANOWIRE STRUCTURES HAVING WRAP-AROUND CONTACTS
    2.
    发明申请
    NANOWIRE STRUCTURES HAVING WRAP-AROUND CONTACTS 审中-公开
    具有缠绕接头的纳米结构

    公开(公告)号：US20140209855A1

    公开(公告)日：2014-07-31

    申请号：US13995914

    申请日：2011-12-23

    申请人： Stephen M. Cea ,  Cory E. Weber ,  Patrick H. Keys ,  Seiyon Kim ,  Michael G. Haverty ,  Sadasivan Shankar

    发明人： Stephen M. Cea ,  Cory E. Weber ,  Patrick H. Keys ,  Seiyon Kim ,  Michael G. Haverty ,  Sadasivan Shankar

    IPC分类号： H01L29/775 ,  H01L29/66

    摘要： Nanowire structures having wrap-around contacts are described. For example, a nanowire semiconductor device includes a nanowire disposed above a substrate. A channel region is disposed in the nanowire. The channel region has a length and a perimeter orthogonal to the length. A gate electrode stack surrounds the entire perimeter of the channel region. A pair of source and drain regions is disposed in the nanowire, on either side of the channel region. Each of the source and drain regions has a perimeter orthogonal to the length of the channel region. A first contact completely surrounds the perimeter of the source region. A second contact completely surrounds the perimeter of the drain region.

    摘要翻译： 描述具有环绕触点的纳米线结构。 例如，纳米线半导体器件包括设置在衬底之上的纳米线。 沟道区域设置在纳米线中。 通道区域具有与长度正交的长度和周长。 栅电极堆叠围绕通道区域的整个周边。 一对源极和漏极区域设置在沟道区域的任一侧上的纳米线中。 源极和漏极区域中的每一个具有与沟道区域的长度正交的周长。 第一接触件完全围绕源区域的周边。 第二触点完全围绕漏区的周边。

    SEMICONDUCTOR DEVICE CONTACTS
    3.
    发明申请
    SEMICONDUCTOR DEVICE CONTACTS 有权
    半导体器件联系人

    公开(公告)号：US20120161321A1

    公开(公告)日：2012-06-28

    申请号：US12978359

    申请日：2010-12-23

    申请人： Michael G. Haverty ,  Sadasivan Shankar ,  Tahir Ghani ,  Seongjun Park

    发明人： Michael G. Haverty ,  Sadasivan Shankar ,  Tahir Ghani ,  Seongjun Park

    IPC分类号： H01L23/482 ,  H01L21/3205 ,  H01L21/283 ,  B82Y40/00 ,  B82Y99/00

    CPC分类号： H01L29/41791 ,  H01L21/283 ,  H01L21/3205 ,  H01L23/482 ,  H01L23/485 ,  H01L29/0895 ,  H01L29/456 ,  H01L29/7851 ,  H01L2924/0002 ,  H01L2924/00

    摘要： Techniques are disclosed for forming contacts in silicon semiconductor devices. In some embodiments, a transition layer forms a non-reactive interface with the silicon semiconductor contact surface. In some such cases, a conductive material provides the contacts and the material forming a non-reactive interface with the silicon surface. In other cases, a thin semiconducting or insulting layer provides the non-reactive interface with the silicon surface and is coupled to conductive material of the contacts. The techniques can be embodied, for instance, in planar or non-planar (e.g., double-gate and tri-gate FinFETs) transistor devices.

    摘要翻译： 公开了用于在硅半导体器件中形成接触的技术。 在一些实施例中，过渡层与硅半导体接触表面形成非反应性界面。 在一些这种情况下，导电材料提供触点和与硅表面形成非反应性界面的材料。 在其他情况下，薄的半导体或绝缘层提供与硅表面的非反应性界面并且耦合到触点的导电材料。 这些技术可以例如在平面或非平面（例如，双栅极和三栅极FinFET））晶体管器件中实现。

    LINER LAYERS FOR METAL INTERCONNECTS
    5.
    发明申请
    LINER LAYERS FOR METAL INTERCONNECTS 有权
    用于金属互连的内层

    公开(公告)号：US20120153478A1

    公开(公告)日：2012-06-21

    申请号：US12973773

    申请日：2010-12-20

    申请人： Harsono S. Simka ,  Daniel J. Zierath ,  Michael G. Haverty ,  Sadasivan Shankar

    发明人： Harsono S. Simka ,  Daniel J. Zierath ,  Michael G. Haverty ,  Sadasivan Shankar

    IPC分类号： H01L23/52 ,  H01L21/28

    CPC分类号： H01L23/53238 ,  H01L21/76843 ,  H01L21/76858 ,  H01L21/76873 ,  H01L21/76877 ,  H01L2924/0002 ,  H01L2924/00

    摘要： Electrical interconnects for integrated circuits and methods of fabrication of interconnects are provided. Devices are provided comprising copper interconnects having metallic liner layers comprising silver and a second component, such as, lanthanum, titanium, tungsten, zirconium, antimony, or calcium. Methods include providing a substrate having a trench or via formed therein, forming a silver alloy layer, comprising silver and a second component selected from the group consisting of lanthanum, titanium, tungsten, zirconium, antimony, and calcium, onto surfaces of the feature, depositing a copper seed layer, and depositing copper into the feature.

    摘要翻译： 提供了用于集成电路的电互连和制造互连的方法。 提供了包括铜互连件的装置，其具有包含银和第二成分（诸如镧，钛，钨，锆，锑或钙）的金属衬里层。 方法包括提供具有在其中形成的沟槽或通孔的衬底，在特征的表面上形成银合金层，其包含银和选自镧，钛，钨，锆，锑和钙的第二组分， 沉积铜种子层，并将铜沉积到特征中。

    Liner layers for metal interconnects
    6.
    发明授权
    Liner layers for metal interconnects 有权
    用于金属互连的衬里层

    公开(公告)号：US08779589B2

    公开(公告)日：2014-07-15

    申请号：US12973773

    申请日：2010-12-20

    申请人： Harsono S. Simka ,  Daniel J. Zierath ,  Michael G. Haverty ,  Sadasivan Shankar

    发明人： Harsono S. Simka ,  Daniel J. Zierath ,  Michael G. Haverty ,  Sadasivan Shankar

    IPC分类号： H01L23/52 ,  H01L21/48 ,  H01L21/768 ,  H01L23/532 ,  H01L21/44

    CPC分类号： H01L23/53238 ,  H01L21/76843 ,  H01L21/76858 ,  H01L21/76873 ,  H01L21/76877 ,  H01L2924/0002 ,  H01L2924/00

    摘要： Electrical interconnects for integrated circuits and methods of fabrication of interconnects are provided. Devices are provided comprising copper interconnects having metallic liner layers comprising silver and a second component, such as, lanthanum, titanium, tungsten, zirconium, antimony, or calcium. Methods include providing a substrate having a trench or via formed therein, forming a silver alloy layer, comprising silver and a second component selected from the group consisting of lanthanum, titanium, tungsten, zirconium, antimony, and calcium, onto surfaces of the feature, depositing a copper seed layer, and depositing copper into the feature.

    摘要翻译： 提供了用于集成电路的电互连和制造互连的方法。 提供了包括铜互连件的装置，其具有包含银和第二成分（诸如镧，钛，钨，锆，锑或钙）的金属衬里层。 方法包括提供具有在其中形成的沟槽或通孔的衬底，在特征的表面上形成银合金层，其包含银和选自镧，钛，钨，锆，锑和钙的第二组分， 沉积铜种子层，并将铜沉积到特征中。

    Transistor channel mobility using alternate gate dielectric materials
    7.
    发明授权
    Transistor channel mobility using alternate gate dielectric materials 失效
    使用交替栅极电介质材料的晶体管沟道迁移率

    公开(公告)号：US08633534B2

    公开(公告)日：2014-01-21

    申请号：US12976385

    申请日：2010-12-22

    申请人： Michael G. Haverty ,  Sadasivan Shankar

    发明人： Michael G. Haverty ,  Sadasivan Shankar

    IPC分类号： H01L29/792 ,  H01L21/336

    CPC分类号： H01L29/785 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/78

    摘要： An apparatus comprises a substrate, a phonon-decoupling layer formed on the substrate, a gate dielectric layer formed on the phonon-decoupling layer, a gate electrode formed on the gate dielectric layer, a pair of spacers formed on opposite sides of the gate electrode, a source region formed in the substrate subjacent to the phonon-decoupling layer, and a drain region formed in the substrate subjacent to the phonon-decoupling layer. The phonon-decoupling layer prevents the formation of a silicon dioxide interfacial layer and reduces coupling between high-k phonons and the field in the substrate.

    摘要翻译： 一种装置，包括衬底，形成在衬底上的声子去耦层，形成在声子去耦层上的栅介质层，形成在栅介质层上的栅电极，形成在栅电极的相对侧上的一对隔离层 ，形成在与声子去耦层相邻的衬底中的源极区，以及形成在与声子去耦层相邻的衬底中的漏极区。 声子去耦层防止二氧化硅界面层的形成，并减少高k声子与衬底中的场之间的耦合。

    TRANSISTOR CHANNEL MOBILITY USING ALTERNATE GATE DIELECTRIC MATERIALS
    8.
    发明申请
    TRANSISTOR CHANNEL MOBILITY USING ALTERNATE GATE DIELECTRIC MATERIALS 失效
    使用替代栅极介质材料的晶体管通道移动

    公开(公告)号：US20120161251A1

    公开(公告)日：2012-06-28

    申请号：US12976385

    申请日：2010-12-22

    申请人： Michael G. Haverty ,  Sadasivan Shankar

    发明人： Michael G. Haverty ,  Sadasivan Shankar

    IPC分类号： H01L29/78

    CPC分类号： H01L29/785 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/78

    摘要： An apparatus comprises a substrate, a phonon-decoupling layer formed on the substrate, a gate dielectric layer formed on the phonon-decoupling layer, a gate electrode formed on the gate dielectric layer, a pair of spacers formed on opposite sides of the gate electrode, a source region formed in the substrate subjacent to the phonon-decoupling layer, and a drain region formed in the substrate subjacent to the phonon-decoupling layer. The phonon-decoupling layer prevents the formation of a silicon dioxide interfacial layer and reduces coupling between high-k phonons and the field in the substrate.

    摘要翻译： 一种装置，包括衬底，形成在衬底上的声子去耦层，形成在声子去耦层上的栅介质层，形成在栅介质层上的栅电极，形成在栅电极的相对侧上的一对隔离层 ，形成在与声子去耦层相邻的衬底中的源极区，以及形成在与声子去耦层相邻的衬底中的漏极区。 声子去耦层防止二氧化硅界面层的形成，并减少高k声子与衬底中的场之间的耦合。