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    Delay locked loop circuit
    1.
    发明授权
    Delay locked loop circuit 失效
    延时锁定回路电路

    公开(公告)号：US5994934A

    公开(公告)日：1999-11-30

    申请号：US111875

    申请日：1998-07-08

    申请人： Tsutomu Yoshimura ,  Yasunobu Nakase ,  Yoshikazu Morooka ,  Naoya Watanabe ,  Harufusa Kondoh ,  Hiromi Notani

    发明人： Tsutomu Yoshimura ,  Yasunobu Nakase ,  Yoshikazu Morooka ,  Naoya Watanabe ,  Harufusa Kondoh ,  Hiromi Notani

    IPC分类号： G06F1/10 ,  G11C11/4076 ,  H03K5/00 ,  H03K5/13 ,  H03K5/131 ,  H03L7/00 ,  H03L7/081 ,  H03L7/089 ,  H03L7/095 ,  H03L7/06

    CPC分类号： H03L7/0812 ,  H03L7/0891 ,  H03L7/095

    摘要： Provided is a DLL circuit that can execute a precise delay synchronization operation without increasing the variable delay time range of a delay line. The DLL circuit comprises a phase comparator (3), a charge pump (6), an LPF (8) and a delay line (9), and operates to match phases of an input signal (CLKIN) and a feedback signal (FBCLK). The phase comparator (3) always outputs a phase comparison result that causes a delay time of the delay line (9) to increase, at the time of initial operation after a reset operation. The LPF (8) outputs a delay adjusting signal (S8) indicating that a delay time due to the delay line (9) becomes the minimum, in executing a reset.

    摘要翻译： 提供了可以在不增加延迟线的可变延迟时间范围的情况下执行精确的延迟同步操作的DLL电路。 DLL电路包括相位比较器（3），电荷泵（6），LPF（8）和延迟线（9），并且操作以匹配输入信号（CLKIN）和反馈信号（FBCLK）的相位， 。 相位比较器（3）总是输出在复位操作之后的初始操作时延迟线（9）的延迟时间增加的相位比较结果。 在执行复位时，LPF（8）输出指示由于延迟线（9）引起的延迟时间变为最小的延迟调整信号（S8）。

    Digital data transmission system
    2.
    发明授权
    Digital data transmission system 失效
    数字数据传输系统

    公开(公告)号：US06396888B1

    公开(公告)日：2002-05-28

    申请号：US09032944

    申请日：1998-03-02

    申请人： Hiromi Notani ,  Harufusa Kondoh ,  Masahiko Ishiwaki ,  Tsutomu Yoshimura

    发明人： Hiromi Notani ,  Harufusa Kondoh ,  Masahiko Ishiwaki ,  Tsutomu Yoshimura

    IPC分类号： H04L706

    CPC分类号： H03L7/0805 ,  H03L7/0812 ,  H03L7/0891 ,  H04J3/0614 ,  H04L7/0008 ,  H04L7/02 ,  H04L7/04

    摘要： A digital data transmission system for transmitting digital data, a frame pulse signal, and a clock using a required minimum number of signal lines and with a simple circuit structure is provided. A signal separation circuit (46) that receives a multiple clock (CKFP) which is a frame pulse signal (FP) multiplexed with a clock (CK) includes a clock recovery circuit (47) for reproducing a recovered clock (RCK) by synchronization with the multiple clock (CKFP) using a synchronization loop, and a frame pulse signal separation circuit (48) for separating a recovered frame pulse signal (RFP) from the multiple clock (CKFP) on the basis of the recovered clock (RCK).

    摘要翻译： 提供了一种用于使用所需的最小数量的信号线和简单的电路结构来发送数字数据，帧脉冲信号和时钟的数字数据传输系统。 接收与时钟（CK）复用的帧脉冲信号（FP）的多时钟（CKFP）的信号分离电路（46）包括：时钟恢复电路（47），用于通过与时钟（CK）同步再现再生时钟（RCK） 使用同步环路的多个时钟（CKFP）和基于恢复时钟（RCK）从多个时钟（CKFP）分离恢复的帧脉冲信号（RFP）的帧脉冲信号分离电路（48）。

    High impedance detecting circuit and interface circuit
    3.
    发明授权
    High impedance detecting circuit and interface circuit 失效
    高阻抗检测电路和接口电路

    公开(公告)号：US5874835A

    公开(公告)日：1999-02-23

    申请号：US719888

    申请日：1996-09-25

    申请人： Masahiko Ishiwaki ,  Harufusa Kondoh ,  Hiromi Notani

    发明人： Masahiko Ishiwaki ,  Harufusa Kondoh ,  Hiromi Notani

    IPC分类号： G01R31/317 ,  H03K19/003 ,  H03K19/0175 ,  H03K19/00 ,  H03K19/02

    CPC分类号： H03K19/003

    摘要： A voltage applying means applies a voltage which determines the logical value of a node to the node, with the signal at the node fixed. Then, an applied voltage removing means removes the voltage applied by the voltage applying means. First and second detecting means detects the logical value of the node before and after the voltage application and removal of the applied voltage. A judging means compares the results of detection of the first and second detecting means to judge whether or not the node is at a high impedance.

    摘要翻译： 电压施加装置将确定节点的逻辑值的电压施加到节点，同时节点处的信号被固定。 然后，施加的电压去除装置去除由电压施加装置施加的电压。 第一和第二检测装置检测在施加电压和施加的电压的去除之前和之后节点的逻辑值。 判断装置比较第一和第二检测装置的检测结果，以判断节点是否处于高阻抗。

    Output circuit and interface system comprising the same
    4.
    发明授权
    Output circuit and interface system comprising the same 失效
    输出电路和包含它的接口系统

    公开(公告)号：US5235222A

    公开(公告)日：1993-08-10

    申请号：US813627

    申请日：1991-12-26

    申请人： Harufusa Kondoh ,  Hiromi Notani

    发明人： Harufusa Kondoh ,  Hiromi Notani

    IPC分类号： H04L25/02 ,  H03K19/003 ,  H03K19/0175 ,  H03K19/0185 ,  H04Q3/42

    CPC分类号： H03K19/00361 ,  H03K19/018557

    摘要： An output circuit 1 comprises a constant current source 11, a switch 12, and an output pad 14. The switch 12 is connected between the constant current source 11 and the output pad 14. A transmission path 3 is connected to the output pad 14. The transmission path 3 is coupled to a terminator voltage V.sub.TT by a resistor for pull up. Reflection of a signal or generation of noise can be suppressed by bringing the resistance value of the resistor 4 close to a characteristic impedance of the transmission path 3. A voltage amplitude on the transmission path 3 can be determined arbitrarily by adjusting current value of the constant current source 11 and resistance value of the resistor 4.

    摘要翻译： 输出电路1包括恒流源11，开关12和输出垫14.开关12连接在恒流源11和输出垫14之间。传输路径3连接到输出焊盘14。 传输路径3通过用于上拉的电阻器耦合到终端电压VTT。 可以通过使电阻器4的电阻值接近传输路径3的特性阻抗来抑制信号的反射或产生噪声。传输路径3上的电压振幅可以通过调整常数的电流值来任意确定 电流源11和电阻器4的电阻值。

    Phase comparator and PLL circuit
    7.
    发明授权
    Phase comparator and PLL circuit 失效
    相位比较器和PLL电路

    公开(公告)号：US5592109A

    公开(公告)日：1997-01-07

    申请号：US403948

    申请日：1995-03-14

    申请人： Hiromi Notani ,  Harufusa Kondoh

    发明人： Hiromi Notani ,  Harufusa Kondoh

    IPC分类号： H03L7/089 ,  H03D13/00 ,  H03K5/26 ,  H03L7/093 ,  H03K51/22

    CPC分类号： H03K5/26 ,  H03D13/004

    摘要： It is an object of the present invention to provide a phase comparator which can compare phase at high speed with simple structure. The phase is compared by a precharge type NAND gate including transistors (Q35-Q37). The result of comparison in the NAND gate is then outputted only in a period in which the input clock CLKref is at "1" by the NAND gate (NA 15), and thus the phase lag of the internal clock CLKint with respect to the input clock CLKref is detected. Phase lead of the internal clock CLKint with respect to the input clock CLKref is compared with interchanged relation of clocks inputted to a phase detecting portion (PD 2). Phase comparison can be made at high speed with a simple circuit including the precharge type NAND gate and the NAND gate (NA 15).

    摘要翻译： 本发明的一个目的是提供一种相位比较器，其能够以简单的结构比较高速相位。 该相位由包括晶体管的预充电型NAND门（Q35-Q37）进行比较。 NAND门中的比较结果仅在NAND门（NA 15）的输入时钟CLKref为“1”的期间内被输出，因此内部时钟CLKint相对于输入端的相位滞后 检测时钟CLKref。 相对于输入时钟CLKref的内部时钟CLKint的相位引导与输入到相位检测部分（PD2）的时钟的互换关系进行比较。 可以通过包括预充电型NAND门和NAND门（NA15）的简单电路在高速下进行相位比较。

    Method of testing switches and switching circuit
    9.
    发明授权
    Method of testing switches and switching circuit 失效
    开关和开关电路的测试方法

    公开(公告)号：US5347270A

    公开(公告)日：1994-09-13

    申请号：US889379

    申请日：1992-05-28

    申请人： Yoshio Matsuda ,  Harufusa Kondoh ,  Isamu Hayashi ,  Hiromi Notani

    发明人： Yoshio Matsuda ,  Harufusa Kondoh ,  Isamu Hayashi ,  Hiromi Notani

    IPC分类号： H01L27/10 ,  H04L12/70 ,  H04L12/931 ,  H04L12/933 ,  H04Q1/24 ,  H04Q11/04 ,  H04L12/26 ,  H04M3/26

    CPC分类号： H04Q11/0421 ,  H04L49/104 ,  H04Q1/245 ,  H04Q11/0478 ,  H04L2012/5628

    摘要： Incoming lines (I0 to I7) are connected to a space switch (2) through input data latches (1). The space switch (2) is connected to a normal/test changeover switch (12), which is connected to a normal/test changeover switch (13) through serial-to-parallel converting circuits (3), common buffer memories (4) and parallel-to-serial converting circuits (5). Space switches (6) are connected to the normal/test changeover switch (13). Outgoing lines (O0 to O7) are connected to the space switches 6 through output data latches (8). Connection states in the switches (2, 6) are placed in transposed relation to each other by a transposed connection generating circuit (10) in a test operation, so that the switches (2, 6) are directly connected to each other through the switches (12, 13). Predetermined data applied to the incoming lines are intactly used as expected values for judgement of the normal or abnormal operation of the set of switches of matrix structure.

    摘要翻译： 输入线（I0〜I7）通过输入数据锁存器（1）连接到空间开关（2）。 空间开关（2）连接到通过串行/并行转换电路（3），公共缓冲存储器（4）连接到正常/测试转换开关（13）的正常/测试转换开关（12） 和并行到串行转换电路（5）。 空间开关（6）连接到正常/测试切换开关（13）。 输出线（O0至O7）通过输出数据锁存器（8）连接到空间开关6。 开关（2,6）中的连接状态在测试操作中通过转置连接发生电路（10）彼此置换，使得开关（2,6）通过开关彼此直接相连 （12,13）。 对输入线路应用的预定数据完全用作用于判断矩阵结构的开关组的正常或异常操作的预期值。

    Current type ring oscillator, and voltage-controlled oscillator having current type ring oscillator
    10.
    发明授权
    Current type ring oscillator, and voltage-controlled oscillator having current type ring oscillator 失效
    电流型环形振荡器和具有电流型环形振荡器的压控振荡器

    公开(公告)号：US5770978A

    公开(公告)日：1998-06-23

    申请号：US812694

    申请日：1997-03-06

    申请人： Harufusa Kondoh ,  Hiromi Notani

    发明人： Harufusa Kondoh ,  Hiromi Notani

    IPC分类号： H03K3/0231 ,  H03K3/03 ,  H03K3/037 ,  H03K3/354 ,  H03K3/356 ,  H03K19/017 ,  H03K19/094 ,  H03K19/0944 ,  H03K19/0948 ,  H03K19/20 ,  H03L7/085 ,  H03L7/087 ,  H03L7/089 ,  H03L7/099 ,  H03B5/02

    CPC分类号： H03L7/0995 ,  H03K19/09432 ,  H03K19/09441 ,  H03K19/0948 ,  H03K3/0231 ,  H03K3/03 ,  H03K3/0322 ,  H03K3/354 ,  H03K3/356069 ,  H03K3/356165 ,  H03L7/089 ,  H03L7/087

    摘要： A current type inverter circuit used in a Current Type Ring Oscillator and a Voltage-Controlled oscillator operates at a high speed with a low power consumption. A reference power source 1 has one end connected to a power source VDD and the other source receiving a reference current Iref. A drain and a gate of an NMOS transistor Q1 of a current mirror circuit CM1, as an input part, receive an input current Iin. A drain of an NMOS transistor Q2 is connected to an node N1 of the other end side of the reference power source 1 as an output part. As an input part, a drain and a gate of an NMOS transistor Q3 of a current mirror circuit CM2 are connected to the node N1 while a drain of an NMOS transistor Q4 functions as an output part for outputting an output current Iout. The transistors are set so that all of the conditions TS1.gtoreq.1, TS2.gtoreq.1 and TS1.multidot.TS2>1 are satisfied where TS1 is a ratio of the size of the NMOS transistor Q2 to the size of the NMOS transistor Q1 and TS2 is a ratio of the size of the NMOS transistor Q4 to the size of the NMOS transistor Q3.

    摘要翻译： 在电流型环形振荡器和压控振荡器中使用的电流型逆变器电路以低功耗高速运行。 参考电源1的一端连接到电源VDD，另一端接收参考电流Iref。 作为输入部的电流镜电路CM1的NMOS晶体管Q1的漏极和栅极接收输入电流Iin。 NMOS晶体管Q2的漏极作为输出部分连接到参考电源1的另一端侧的节点N1。 作为输入部分，电流镜电路CM2的NMOS晶体管Q3的漏极和栅极连接到节点N1，而NMOS晶体管Q4的漏极用作用于输出输出电流Iout的输出部分。 晶体管被设置为使得满足TS1是NMOS晶体管Q2的尺寸与NMOS晶体管Q1和TS2的尺寸的比率的所有条件TS1> / = 1，TS2> / = 1和TS1xTS2> 1 是NMOS晶体管Q4的尺寸与NMOS晶体管Q3的尺寸的比率。