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184 条记录 (耗时 0.023 秒)

    Cabinet
    1.
    外观设计
    Cabinet 有权

    公开(公告)号：USD948251S1

    公开(公告)日：2022-04-12

    申请号：US29777367

    申请日：2021-04-06

    申请人： Xia Li

    设计人： Xia Li

    Cabinet
    2.
    外观设计
    Cabinet 有权

    公开(公告)号：USD922106S1

    公开(公告)日：2021-06-15

    申请号：US29772435

    申请日：2021-03-02

    申请人： Xia Li

    设计人： Xia Li

    Diamond type quad-resistor cells of PRAM
    3.
    发明授权
    Diamond type quad-resistor cells of PRAM 有权
    金刚石型四电阻单元的PRAM

    公开(公告)号：US08680504B2

    公开(公告)日：2014-03-25

    申请号：US13471805

    申请日：2012-05-15

    申请人： Xia Li

    发明人： Xia Li

    IPC分类号： H01L29/06

    CPC分类号： H01L45/06 ,  G11C13/0004 ,  G11C13/0069 ,  G11C2013/008 ,  G11C2213/52 ,  H01L27/2463 ,  H01L27/2472 ,  H01L45/122 ,  H01L45/126 ,  H01L45/144 ,  H01L45/1608 ,  H01L45/1675

    摘要： A method of forming a phase-change random access memory (PRAM) cell, and a structure of a phase-change random access memory (PRAM) cell are disclosed. The PRAM cell includes a bottom electrode, a heater resistor coupled to the bottom electrode, a phase change material (PCM) thrilled over and coupled to the heater resistor, and a top electrode coupled to the phase change material. The phase change material contacts a portion of a vertical surface of the heater resistor and a portion of a horizontal surface of the heater resistor to form an active region between the heater resistor and the phase change material.

    摘要翻译： 公开了形成相变随机存取存储器（PRAM）单元的方法以及相变随机存取存储器（PRAM）单元的结构。 PRAM单元包括底部电极，耦合到底部电极的加热电阻器，激发并耦合到加热器电阻器的相变材料（PCM）和耦合到相变材料的顶部电极。 相变材料接触加热器电阻器的垂直表面的一部分和加热电阻器的水平表面的一部分，以在加热电阻器和相变材料之间形成有源区域。

    LOW COST PROGRAMMABLE MULTI-STATE DEVICE
    5.
    发明申请
    LOW COST PROGRAMMABLE MULTI-STATE DEVICE 有权
    低成本可编程多状态器件

    公开(公告)号：US20140063895A1

    公开(公告)日：2014-03-06

    申请号：US13602666

    申请日：2012-09-04

    申请人： Xia Li ,  Seung H. Kang

    发明人： Xia Li ,  Seung H. Kang

    IPC分类号： G11C17/02 ,  H01L27/22 ,  G11C17/00

    CPC分类号： G11C17/02 ,  G11C11/005 ,  G11C11/5607 ,  G11C11/5692 ,  G11C17/00 ,  G11C17/14 ,  G11C17/16 ,  G11C17/165 ,  H01L23/5252 ,  H01L23/5256 ,  H01L27/22 ,  H01L27/224 ,  H01L43/08 ,  H01L43/12 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A one time programmable (OPT) and multiple time programmable (MTP) structure is constructed in a back end of line (BEOL) process using only one, two or three masks. The OTP/MTP structure can be programmed in one of three states, a pre-programmed high resistance state, and a programmable low resistance state and a programmable very high resistance state. In the programmable low resistance state, a barrier layer is broken down during an anti-fuse programming so that the OTP/MTP structure exhibits resistance in the hundred ohm order of magnitude. In the very high resistance state a conductive fuse is blown open during programming so that the OTP/MTP structure exhibits resistance in the mega-ohm order of magnitude. The OTP/MTP structure may include a magnetic tunnel junction (MTJ) structure or a metal-insulator-metal (MIM) capacitor structure.

    摘要翻译： 仅使用一个，两个或三个掩模，在后端（BEOL）过程中构造了一次性可编程（OPT）和多时间可编程（MTP）结构。 OTP / MTP结构可以编程为三种状态之一，预编程的高电阻状态，可编程低电阻状态和可编程非常高的电阻状态。 在可编程低电阻状态下，在抗熔丝编程期间阻挡层被分解，使得OTP / MTP结构呈现出百欧姆量级的电阻。 在非常高的电阻状态下，在编程期间导通熔丝被断开，使得OTP / MTP结构呈现以兆欧姆数量级的电阻。 OTP / MTP结构可以包括磁隧道结（MTJ）结构或金属 - 绝缘体 - 金属（MIM）电容器结构。

    Non-volatile memory array configurable for high performance and high density
    6.
    发明授权
    Non-volatile memory array configurable for high performance and high density 有权
    非易失性存储器阵列可配置为高性能和高密度

    公开(公告)号：US08587982B2

    公开(公告)日：2013-11-19

    申请号：US13034763

    申请日：2011-02-25

    申请人： Jung Pill Kim ,  Hari M. Rao ,  Xiaochun Zhu ,  Xia Li ,  Seung H. Kang

    发明人： Jung Pill Kim ,  Hari M. Rao ,  Xiaochun Zhu ,  Xia Li ,  Seung H. Kang

    IPC分类号： G11C5/06

    CPC分类号： G11C11/1677 ,  G11C8/08 ,  G11C8/14 ,  G11C11/16 ,  G11C11/161 ,  G11C29/18 ,  G11C29/30 ,  G11C2029/1202 ,  G11C2029/2602 ,  H01L43/12

    摘要： Embodiments include a memory array having a plurality of bit lines and a plurality of source lines disposed in columns. A plurality of word lines is disposed in rows. A plurality of storage elements have a first subset of storage elements electrically decoupled from the memory array and a second subset of storage elements coupled to the memory array. The memory array further includes a plurality of bit cells, each including one storage element from the second subset of storage elements coupled to at least two transistors. The bit cells are coupled to the plurality of bit lines and the plurality source lines. Each transistor is coupled to one word line. The memory array can further include logic to select a high performance mode and a high density mode.

    摘要翻译： 实施例包括具有多个位线和多个排列成列的源极线的存储器阵列。 多行字线被排列成行。 多个存储元件具有与存储器阵列电分离的存储元件的第一子集和耦合到存储器阵列的存储元件的第二子集。 存储器阵列还包括多个位单元，每个位单元包括来自耦合到至少两个晶体管的存储元件的第二子集的一个存储元件。 位单元耦合到多个位线和多个源极线。 每个晶体管耦合到一个字线。 存储器阵列还可以包括选择高性能模式和高密度模式的逻辑。

    COMPLEMENTARY METAL-OXIDE-SEMICONDUCTOR (CMOS) DEVICE AND METHOD
    7.
    发明申请
    COMPLEMENTARY METAL-OXIDE-SEMICONDUCTOR (CMOS) DEVICE AND METHOD 有权
    补充金属氧化物半导体（CMOS）器件及方法

    公开(公告)号：US20130292767A1

    公开(公告)日：2013-11-07

    申请号：US13465064

    申请日：2012-05-07

    申请人： Bin Yang ,  Xia Li ,  Jun Yuan

    发明人： Bin Yang ,  Xia Li ,  Jun Yuan

    IPC分类号： H01L27/12 ,  H01L21/8238

    CPC分类号： H01L21/823814 ,  H01L21/28026 ,  H01L21/823828 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/1211 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/42376 ,  H01L29/47 ,  H01L29/66545 ,  H01L29/66621 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834

    摘要： A complementary metal-oxide-semiconductor (CMOS) device and methods of formation thereof are disclosed. In a particular embodiment, a CMOS device includes a silicon substrate, a dielectric insulator material on the silicon substrate, and an extension layer on the dielectric insulator material. The CMOS device further includes a gate in contact with a channel and in contact with an extension region. The CMOS device also includes a source in contact with the extension region and a drain in contact with the extension region. The extension region includes a first region in contact with the source and the gate and includes a second region in contact with the drain and the gate.

    摘要翻译： 公开了一种互补金属氧化物半导体（CMOS）器件及其形成方法。 在特定实施例中，CMOS器件包括硅衬底，硅衬底上的介电绝缘体材料以及介电绝缘体材料上的延伸层。 CMOS器件还包括与沟道接触并与延伸区域接触的栅极。 CMOS器件还包括与延伸区域接触的源极和与延伸区域接触的漏极。 延伸区域包括与源极和栅极接触的第一区域，并且包括与漏极和栅极接触的第二区域。

    SEMICONDUCTOR DEVICES HAVING REDUCED SUBSTRATE DAMAGE AND ASSOCIATED METHODS
    9.
    发明申请
    SEMICONDUCTOR DEVICES HAVING REDUCED SUBSTRATE DAMAGE AND ASSOCIATED METHODS 有权
    具有减少的基板损伤和相关方法的半导体器件

    公开(公告)号：US20130001553A1

    公开(公告)日：2013-01-03

    申请号：US13333482

    申请日：2011-12-21

    申请人： Christopher Vineis ,  James Carey ,  Xia Li

    发明人： Christopher Vineis ,  James Carey ,  Xia Li

    IPC分类号： H01L29/04 ,  H01L29/02 ,  H01L31/0236

    CPC分类号： H01L31/02363 ,  H01L31/03529 ,  H01L31/103 ,  H01L31/1032 ,  H01L31/1035 ,  Y02E10/50

    摘要： Optoelectronic devices, materials, and associated methods having increased operating performance are provided. In one aspect, for example, an optoelectronic device can include a semiconductor material, a first doped region in the semiconductor material, a second doped region in the semiconductor material forming a junction with the first doped region, and a laser processed region associated with the junction. The laser processed region is positioned to interact with electromagnetic radiation. Additionally, at least a portion of a region of laser damage from the laser processed region has been removed such that the optoelectronic device has an open circuit voltage of from about 500 mV to about 800 mV.

    摘要翻译： 提供了具有增加的操作性能的光电器件，材料和相关方法。 在一个方面，例如，光电子器件可以包括半导体材料，半导体材料中的第一掺杂区域，形成与第一掺杂区域的结的半导体材料中的第二掺杂区域和与第一掺杂区域相关联的激光处理区域 交界处 激光处理区域定位成与电磁辐射相互作用。 此外，已经去除了来自激光加工区域的激光损伤区域的至少一部分，使得光电子器件具有约500mV至约800mV的开路电压。