公开(公告)号：WO2016204866A1

公开(公告)日：2016-12-22

申请号：PCT/US2016/029392

申请日：2016-04-26

Applicant: QUALCOMM INCORPORATED

Inventor： SAHU, Satyanarayana ,  HIREMATH, Renukprasad Shreedhar ,  GUTTAL, Radhika Vinayak

IPC: H01L27/02 ,  H02H9/04

CPC classification number: H01L27/0266 ,  H01L27/092

Abstract: A MOS device for reducing an antenna effect is provided. The MOS device includes a diode including a first nMOS transistor having a first nMOS transistor source, a first nMOS transistor drain, a first nMOS transistor gate, and an nMOS transistor body. The nMOS transistor body is coupled to a first voltage source and is an anode of the diode. The first nMOS transistor source, the first nMOS transistor drain, and the first nMOS transistor gate are coupled together and are a cathode of the diode. The MOS device further includes an interconnect extending between a driver output and a load input. The interconnect is coupled to the cathode of the diode. The interconnect may extend on one metal layer only between the driver output and the load input.

Abstract translation: 提供了用于降低天线效应的MOS器件。 MOS器件包括二极管，其包括具有第一nMOS晶体管源极，第一nMOS晶体管漏极，第一nMOS晶体管栅极和nMOS晶体管本体的第一nMOS晶体管。 nMOS晶体管体耦合到第一电压源并且是二极管的阳极。 第一nMOS晶体管源，第一nMOS晶体管漏极和第一nMOS晶体管栅极耦合在一起，并且是二极管的阴极。 MOS器件还包括在驱动器输出和负载输入之间延伸的互连。 互连件耦合到二极管的阴极。 互连可以仅在驱动器输出和负载输入之间的一个金属层上延伸。

公开(公告)号：WO2016187038A1

公开(公告)日：2016-11-24

申请号：PCT/US2016/032451

申请日：2016-05-13

Applicant: ATOMERA INCORPORATED

Inventor： MEARS, Robert, J. ,  TAKEUCHI, Hideki

IPC: H01L29/78 ,  H01L21/8234 ,  H01L29/10 ,  H01L29/15

CPC classification number: H01L29/157 ,  H01L21/823412 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823892 ,  H01L27/088 ,  H01L27/092 ,  H01L27/0922 ,  H01L29/0638 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1054 ,  H01L29/1083 ,  H01L29/152 ,  H01L29/155 ,  H01L29/158 ,  H01L29/42384 ,  H01L29/66537 ,  H01L29/7833

Abstract: A semiconductor device may include a semiconductor substrate and first transistors having a first operating voltage. Each first transistor may include a first channel and a first punch-through stop (PTS) layer in the semiconductor substrate, and the first PTS layer may be at a first depth below the first channel. The semiconductor device may further include second transistors having a second operating voltage higher than the first operating voltage. Each second transistor may include a second channel and a second PTS layer in the semiconductor substrate, and the second PTS layer may be at a second depth below the second channel that is greater than the first depth. Furthermore, the first channel may include a first superlattice, and the second channel may include a second superlattice.

Abstract translation: 半导体器件可以包括半导体衬底和具有第一工作电压的第一晶体管。 每个第一晶体管可以包括半导体衬底中的第一通道和第一穿通阻挡层（PTS），并且第一PTS层可以处于第一通道下方的第一深度。 半导体器件还可以包括具有高于第一工作电压的第二工作电压的第二晶体管。 每个第二晶体管可以包括半导体衬底中的第二沟道和第二PTS层，并且第二PTS层可以处于比第一深度大的第二沟道的第二深度。 此外，第一通道可以包括第一超晶格，并且第二通道可以包括第二超晶格。

公开(公告)号：WO2016186143A1

公开(公告)日：2016-11-24

申请号：PCT/JP2016/064790

申请日：2016-05-18

Applicant: 国立大学法人東北大学

Inventor： 後藤哲也

IPC: H05H1/46 ,  C23C16/511 ,  H01L21/31 ,  H01L21/8238 ,  H01L27/092

CPC classification number: C23C16/511 ,  H01L21/31 ,  H01L21/8238 ,  H01L27/092 ,  H05H1/46

Abstract: 【課題】ミラー磁場に閉じ込めたプラズマを半導体製造プロセスに利用して低温・低ダメージで高品質な薄膜の形成を可能としつつ閉じ込めるべきプラズマをより効率良く励起可能なプラズマ処理装置を提供する。 【解決手段】マイクロ波の供給側に形成されるミラー磁場の複数の共鳴点ＲＰ１～ＲＰ３のうち、ミラー磁場の２つの最大磁場部間に形成される共鳴点ＲＰ１のみがプラズマ励起に利用され、他の共鳴点ＲＰ２，ＲＰ３がプラズマ励起に寄与しないように、プラズマ生成空間ＳＰが画定されている。

Abstract translation: 本发明提供一种等离子体处理装置，其在半导体制造工序中使用在镜面磁场中俘获的等离子体处理装置，能够在低温，低损伤下形成高品质的薄膜，能够更有效地激发等离子体 被困 解决方案等离子体处理装置包括等离子体产生空间SP，其以如下方式界定，使得从在微波供应侧形成的镜像磁场中的多个谐振点RP1-RP3之中仅形成在两个之间的谐振点RP1 镜面磁场的最大磁场部分被用于等离子体激发，而其它谐振点RP2，RP3对等离子体激发没有贡献。

公开(公告)号：WO2016166635A1

公开(公告)日：2016-10-20

申请号：PCT/IB2016/051931

申请日：2016-04-06

Applicant: 株式会社半導体エネルギー研究所

Inventor： 鳥海聡志 ,  浜田崇 ,  丸山哲紀 ,  井本裕己 ,  淺野裕治 ,  本田龍之介 ,  山崎舜平

IPC: H01L29/786 ,  C23C14/34 ,  G02F1/1368 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/146 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49

CPC classification number: C23C14/34 ,  G02F1/1368 ,  H01L21/28 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/146 ,  H01L29/41 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786

Abstract: 微細なトランジスタを提供する。 基板上の半導体と、 半導体上の第１の導電体及び第２の導電体と、 第１の導電体と接する第１の金属 酸化物と、 第２の導電体と接する第２の金属酸化物と、 第１の金属酸化物及び第２の金属酸化物上の 第１の絶縁体と、 半導体上の第２の絶縁体と、 第２の絶縁体上の第３の絶縁体と、 第３の絶縁体上の 第３の導電体と、を有し、第３の絶縁体は第１の絶縁体の側面と接し、半導体は、半導体と、第１の 導電体および第１の金属酸化物の底面と、 が重なる第１の領域を有し、 半導体と、 第２の導電体およ び第２の金属酸化物の底面と、 が重なる第２の領域を有し、 半導体と、 第３の導電体の底面と、 が重 なる第３の領域を有し、 半導体の上面と第３の導電体の底面との間の長さは、 第１の領域と第３の領 域との間の長さよりも、大きい半導体装置である。

Abstract translation: 本发明提供了一种非常小的晶体管。 一种在衬底上具有半导体的半导体器件，半导体上的第一和第二导体，与第一导体接触的第一金属氧化物，与第二导体接触的第二金属氧化物，第一金属氧化物上的第一绝缘体， 金属氧化物，半导体上的第二绝缘体，第二绝缘体上的第三绝缘体和第三绝缘体上的第三导体，第三绝缘体与第一绝缘体的侧表面接触，半导体具有：第一区域，其中半导体 并且所述第一导体和所述第二金属氧化物的底表面重叠; 第二区域，其中第二导体和第二金属氧化物的半导体和底表面重叠; 以及其中半导体和第三导体的底表面重叠的第三区域，导体的顶表面与第三导体的底表面之间的距离大于第一区域和第三区域之间的距离。

公开(公告)号：WO2016158182A1

公开(公告)日：2016-10-06

申请号：PCT/JP2016/056494

申请日：2016-03-02

Applicant: 日本写真印刷株式会社

Inventor： 灘　秀明 ,  面　了明 ,  滋野　博誉 ,  坂田　喜博 ,  中村　一登 ,  中家　勇人

IPC: H01L21/336 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/8238 ,  H01L23/522 ,  H01L27/092 ,  H01L29/786

CPC classification number: H01L21/28 ,  H01L21/3205 ,  H01L21/768 ,  H01L21/8238 ,  H01L23/522 ,  H01L27/092 ,  H01L27/283 ,  H01L29/786 ,  H01L51/0023 ,  H01L51/0097 ,  H01L51/0516

Abstract: 【課題】性能の低下およびバラツキを抑えることができる薄膜トランジスタの製造方法と、薄膜トランジスタを提供する。 【解決手段】本発明の薄膜トランジスタ１（１Ａ）の製造方法は、基材２の一方の主面上に第１導電層を形成して、基材２の他方の主面上に第２導電層を形成する工程と、第１導電層および第２導電層の上にマスク層を一括して形成する工程と、第１導電層および第２導電層を一括してエッチング液に接触させて、第１導電層および第２導電層の一部領域を除去することにより、基材２の一方の主面上にソース電極６とドレイン電極７を形成し、基材２の他方の主面上にゲート電極５を形成する工程と、第１導電層が除去された基材２の一方の主面上に有機物半導体層３を形成する工程と、を含む。

Abstract translation: 本发明提供一种能够抑制性能变化和劣化的薄膜晶体管的制造方法， 和薄膜晶体管。 [解决方案]薄膜晶体管1（1A）的制造方法包括：在基板2的一个主面上形成第一导电层，在基板的另一个主面上形成第二导电层的工序 2; 在第一导电层和第二导电层上共同形成掩模层的步骤; 通过集中地使第一导电层和第二导电层与蚀刻液接触并除去第一导电层和第二导电层的部分区域的步骤，在电极6和漏电极7上形成源电极6和漏电极7 在基板2的另一个主表面上形成基板2的一个主表面和栅电极5; 以及在去除了第一导电层的基板2的一个主表面上形成有机半导体层3的步骤。

公开(公告)号：WO2016152284A1

公开(公告)日：2016-09-29

申请号：PCT/JP2016/053700

申请日：2016-02-08

Applicant: 富士フイルム株式会社

Inventor： 宇佐美　由久

IPC: H01L21/82 ,  H01L21/336 ,  H01L21/768 ,  H01L21/822 ,  H01L21/8238 ,  H01L23/522 ,  H01L27/04 ,  H01L27/092 ,  H01L29/786

CPC classification number: H01L21/823475 ,  H01L21/768 ,  H01L21/82 ,  H01L21/822 ,  H01L21/8238 ,  H01L23/522 ,  H01L27/04 ,  H01L27/092 ,  H01L27/0928 ,  H01L29/786

Abstract: 　電子回路装置は、入力信号に対して予め設定された演算を行い出力信号を出力する論理回路素子を複数備える。論理回路素子を構成するトランジスタは基板上に設けられたゲート電極、ゲート電極を電気的に絶縁する絶縁層、ソース電極、ドレイン電極および半導体層を有する。入力信号が印加される入力信号配線がゲート電極に接続され、基板上かつゲート絶縁層内に設けられている。出力信号が取り出される出力信号配線がソース電極またはドレイン電極に接続され、基板上かつゲート絶縁層内に設けられている。複数の論理回路素子で予め設定された処理を行う電子回路が構成されている。

Abstract translation: 电子电路装置设置有多个逻辑电路元件，其使输入信号进行预设计算并输出输出信号。 构成逻辑电路元件的晶体管包括设置在基板上的栅极电极，使栅极电极绝缘的绝缘层，源电极，漏电极和半导体层。 施加输入信号的输入信号布线连接到栅电极，并且设置在基板上和栅极绝缘层内。 输出信号被提取的输出信号布线连接到源电极或漏电极，并设置在基板上和栅极绝缘层内。 用于执行预设处理的电子电路由多个逻辑电路元件构成。

公开(公告)号：WO2016132417A1

公开(公告)日：2016-08-25

申请号：PCT/JP2015/006497

申请日：2015-12-28

Applicant: 富士電機株式会社

Inventor： 菅野　博 ,  澄田　仁志

IPC: H01L21/8238 ,  H01L21/76 ,  H01L21/822 ,  H01L27/04 ,  H01L27/08 ,  H01L27/092

CPC classification number: H01L27/0928 ,  H01L21/76 ,  H01L21/761 ,  H01L21/762 ,  H01L21/8238 ,  H01L21/823885 ,  H01L27/092 ,  H01L29/0623 ,  H01L29/0649 ,  H01L29/7393

Abstract: 　半導体集積回路の信頼性向上を図る。半導体集積回路（４０）は、第１導電型の第１ウエル領域（２）と、第１ウエル領域（２）の上部に設けられた第２導電型の第２ウエル領域（３）と、第１ウエル領域（２）の直下の第２導電型の半導体基板１の下部に第１ウエル領域（２）から離間して設けられた第１導電型の電流抑制層（２１）とを備える。

Abstract translation: 本发明的目的是提高半导体集成电路的可靠性。 半导体集成电路（40）包括：第一导电型第一阱区（2）; 设置在所述第一阱区（2）的上部的第二导电型第二阱区（3）。 以及在第一阱区（2）的正下方的第二导电型半导体衬底1的下部设置有距离第一阱区（2）一定距离的第一导电型电流抑制层（21）。

公开(公告)号：WO2016122473A1

公开(公告)日：2016-08-04

申请号：PCT/US2015/013222

申请日：2015-01-28

Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

Inventor： BUCHANAN, Brent ,  AULETTA, Richard J, ,  GE, Ning

IPC: H01L27/02

CPC classification number: H02H9/046 ,  G11C13/004 ,  G11C13/0097 ,  G11C2029/5002 ,  H01L21/823475 ,  H01L27/0266 ,  H01L27/0288 ,  H01L27/092 ,  H01L45/1608

Abstract: In the examples provided herein, an electrostatic discharge (ESD) recording circuit has a first memristive element coupled to a pin of an integrated circuit. The first memristive element switches from a first resistance to a second resistance when an ESD event occurs at the pin, and the first resistance is less than the second resistance. The ESD recording circuit also has shunting circuitry to shunt energy from an additional ESD event away from the first memristive element.

Abstract translation: 在本文提供的示例中，静电放电（ESD）记录电路具有耦合到集成电路的引脚的第一忆阻元件。 当在引脚处发生ESD事件时，第一忆阻元件从第一电阻切换到第二电阻，并且第一电阻小于第二电阻。 ESD记录电路还具有分流电路，以从远离第一忆阻元件的附加ESD事件中分流能量。

公开(公告)号：WO2016110981A1

公开(公告)日：2016-07-14

申请号：PCT/JP2015/050391

申请日：2015-01-08

Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  舛岡 富士雄 ,  原田 望

Inventor： 舛岡　富士雄 ,  原田　望

IPC: H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092

CPC classification number: H01L29/41741 ,  H01L21/28518 ,  H01L21/2855 ,  H01L21/8221 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823842 ,  H01L21/823885 ,  H01L27/0688 ,  H01L27/092 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/42356 ,  H01L29/456 ,  H01L29/665 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7848

Abstract: 　Ｓｉ柱（６）の中間位置にＳｉＯ ２ 層（４ａ）を形成する。ＳｉＯ ２ 層（４ａ）側面を含む外周部にゲート絶縁層、ゲート導体層の開口部を形成する。この開口部の外周部にＮｉ層、ドナーまたはアクセプタ不純物原子を含んだポリＳｉ層、ＳｉＯ ２ 層を各２つ重ねた積層層を形成し、熱処理を行い、ポリＳｉ層のシリサイド化を行う。このシリサイド化により突き出てＳｉ柱（６）側面に接触したＮｉＳｉ層からドナーまたはアクセプタ不純物原子をＳｉ柱（６）内へ拡散させることによりＳＧＴのソースまたはドレインとなるＮ ＋ 領域（２ａ）、Ｐ ＋ 領域（３ａ）を、ＳｉＯ ２ 層（４ａ）の上下に形成する。

Abstract translation: 在本发明中，在Si塔（6）的中间位置形成有SiO 2层（4a）。 在包括SiO 2层（4a）的侧表面的周边部分中形成栅极绝缘层和栅极导电层的开口。 通过在开口的周边部分上形成层叠两个Ni层，包含供体或受主杂质原子的两个多晶硅层和两个SiO 2层而获得的层压层，进行热处理，使得多晶硅层进行硅化 。 从通过硅化物突出并与Si柱（6）的侧表面接触的NiSi层，供体或受主杂质原子扩散到Si柱（6）中，从而分别在SiO 2上方和下方形成 层（4a），将作为SGT的源极或漏极的N +区域（2a）和P +区域（3a）。

公开(公告)号：WO2016099494A1

公开(公告)日：2016-06-23

申请号：PCT/US2014/070968

申请日：2014-12-17

Applicant: INTEL CORPORATION

Inventor： DASGUPTA, Sansaptak ,  THEN, Han Wui ,  RADOSAVLJEVIC, Marko ,  CHAU, Robert S. ,  GARDNER, Sanaz K. ,  SUNG, Seung Hoon

IPC: H01L25/065 ,  H01L23/48

CPC classification number: H01L21/0265 ,  H01L21/02381 ,  H01L21/02458 ,  H01L21/0254 ,  H01L21/02551 ,  H01L21/02554 ,  H01L21/02557 ,  H01L21/0256 ,  H01L21/02562 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/02642 ,  H01L21/02647 ,  H01L21/0274 ,  H01L21/8258 ,  H01L23/48 ,  H01L24/16 ,  H01L25/065 ,  H01L27/0605 ,  H01L27/092 ,  H01L27/0922 ,  H01L29/0657 ,  H01L29/0688 ,  H01L29/0847 ,  H01L29/2003 ,  H01L29/205 ,  H01L29/2203 ,  H01L29/225 ,  H01L29/267 ,  H01L29/32 ,  H01L29/66462 ,  H01L29/66969 ,  H01L29/7786 ,  H01L2224/16227 ,  H01L2924/15311

Abstract: Embodiments of the present disclosure are directed towards an integrated circuit (IC) die. In embodiments, an IC die may include a semiconductor substrate, a group III-Nitride or II-VI wurtzite layer disposed over the semiconductor substrate, and a plurality of buffer structures at least partially embedded in the group III-Nitride or II-VI wurtzite layer. In some embodiments, each of the plurality of buffer structures may include a central member disposed over the semiconductor substrate, a lower lateral member disposed over the semiconductor substrate and extending laterally away from the central member, and an upper lateral member disposed over the central member and extending laterally from the central member in an opposite direction from the lower lateral member. The plurality of buffer structures may be positioned in a staggered arrangement to terminate defects of the group III-Nitride or II-VI wurtzite layer. Other embodiments may be described and/or claimed.

Abstract translation: 本公开的实施例涉及集成电路（IC）芯片。 在实施例中，IC管芯可以包括半导体衬底，设置在半导体衬底上的III-N族氮化物或II-VI族纤锌矿层，以及至少部分地嵌入在III族氮化物或II-VI族纤锌矿中的多个缓冲结构 层。 在一些实施例中，多个缓冲结构中的每一个可以包括设置在半导体衬底上的中心构件，设置在半导体衬底上并沿着中心构件横向延伸的下侧构件，以及设置在中心构件上的上侧面构件 并且从中心构件沿着与下横向构件相反的方向横向地延伸。 多个缓冲结构可以以交错布置定位，以终止III-N族氮化物或II-VI纤锌矿层的缺陷。 可以描述和/或要求保护其他实施例。